Descripcin estructural

Las dos descripciones anteriores son las ms utilizadas por los diseadores, ya que son ms cercanos al pensamiento humano. Aunque existe otro tipo de descripcin, que permite la realizacin de diseos jerrquicos. VHDL dispone de diferentes mecanismos para la descripcin estructural. [editar]

Definicin de componentes
En VHDL es posible declarar componentes dentro de un diseo mediante la palabra COMPONENT. Un componente se corresponde con una entidad que ha sido declarada en otro mdulo del diseo, o incluso en alguna biblioteca, la declaracin de este elemento se realizar en la parte declarativa de la arquitectura del mdulo que se est desarrollando. La sintxis para declarar un componente es muy parecida a la de una entidad. COMPONENT nombre [IS] [GENERIC(lista_parametros);] [PORT(lista_de_puertos);] END COMPONENT nombre; Si se dispone de un compilador de VHDL'93 no ser necesario incluir en los diseo la parte declarativa de los componentes, es decir se pasara a referenciarlos de forma directa. Un ejemplo de un componente podra ser el siguiente. COMPONENT mux IS GENERIC( C_AWIDTH : integer; C_DWIDTH : integer ); PORT( control : IN bit; entrada1 : IN bit; entrada2 : IN bit; salida : OUT bit ); END COMPONENT mux; [editar]

Referencia de componentes

La referencia de componentes consiste en copiar en la arquitectura aquel componente que se quiera utilizar, tantas veces como sea necesario para construir el diseo. Para ello, la sintaxis que presenta la instanciacin de un componente es la siguiente. ref_id: [COMPONENT] id_componente | ENTITY id_entidad [(id_arquitectura)] | CONFIGURATION id_configuracin [GENERIC MAP (parametros)] [PORT MAP (puertos)]; Un ejemplo de referenciacin del componente anterior sera. mux_1 : mux GENERIC MAP C_AWIDTH => C_DWIDTH => ) PORT MAP ( control => entrada1 => entrada2 => salida => );

( C_AWIDTH, C_DWIDTH

ctrl, e1, e2, sal