UNIVERSIDAD INDUSTRIAL DE SANTANDER

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INGENIERAS ELCTRICA, ELECTRNICA

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Perfecta Combinacin entre Energa e Intelecto

Proyecto: Anlisis De Un Amplificador Operacional CMOS De Cascado Doblado

Erwin Leonardo Higuera Muoz 2041860, Freddy Alexander Bermdez Rivera 2041911, Leonardo Guerrero Ayala 2041901, Jorge Alberto Rodrguez Castro 2041908 Presentado a: Jaime Barrero

I. INTRODUCCION Sin duda alguna el dispositivo que causo la revolucin de la electrnica fue el transistor. A principio de siglo XX se tenan avances de la electrnica que eran sorprendentes, como lo fue la primera computadora, la cual a pesar de ser lo ltimo en tecnologa presentaba alto costo y por ende poca accesibilidad, adems de otros defectos como su tamao y poca velocidad. Pero fue con el descubrimiento del transistor que se pudieron superar estos inconvenientes y llegar a lo que es hoy en da la electrnica. Debido a esto es importante para los futuros ingenieros Electrnicos, que conozcan muy bien su funcionamiento, ventajas y desventajas,

caractersticas y las herramientas que existen para agilizar el anlisis de estos dispositivos. La ingeniera electrnica en este momento maneja en la tecnologa MOS un sin numero de aplicaciones en la parte anloga como la digital; el relacionarnos con esta tecnologa conociendo sus ventajas y desventajas as como sus limitaciones genera un conocimiento que facilita la implementacin de las aplicaciones que se requieran a partir de esta tecnologa. En el siguiente trabajo se analiza la implementacin de un par diferencial con cascodo plegado el cual se utiliza en la Ing. Electrnica para implementar un sin nmero de aplicaciones.

Figura 1 II. PROCEDIMIENTO El circuito de la figura 1 es implementado en el siguiente anlisis, consta de un amplificador de cascodo plegado CMOS el cual se desarrollara evaluando cada una de sus respectivas etapas.

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Etapa par diferencial: Los transistores M1 y M2 forman el par diferencial, a este se aplicaran las diferentes seales de entrada: modo diferencial, modo comn y DC, el cual ayudara a la eliminacin del ruido de estas. Amplificador Cascodo: Los transistores M3 y M4 junto con M1 y M2 forman un cascodo plegado, el cual se implementa para aumentar la ganancia. Espejo de corriente para el amplificador cascodo: Los transistores M7, M8, M9, M10 se implementan para establecer una fuente de corriente de cascodo para la polarizacin del circuito, a su vez acta como carga activa permitiendo aumentar la ganancia. Carga Activa: Los transistores M5 y M6 estn configurados como fuente de corriente simple actuando como carga activa para el par diferencial. Voltaje constante: Los transistores Mb1, Mb2 y Mb3 conectados como diodo son utilizados en el circuito para establecer un voltaje constante y permitir que los transistores que actan como carga activa copien su corriente. Las corrientes de referencia: Para establecer en el circuito las corrientes se emplea un voltaje de DC en serie con una resistencia conectada al drenaje de cada transistor como diodo Mb1, Mb2, Mb3. 1.1 Caracterizacin del transistor NMOS 1.1.1 Configuracin para realizar la estimacin de los parmetros de un transistor NMOS:

Primero para encontrar Vt se implementa el circuito de la figura 1, manteniendo constante Vds=8v y variando el voltaje Vgs y midiendo la corriente del transistor indirectamente por medio de la resistencia R1 de 1K mediante la ley de ohm, se obtienen los siguientes datos presentados en la tabla 1: VDS = 8 [V]
Vgs[V] 0.0892 0.1484 0.2143 0.7310 0.9117 1.3740 1.4710 1.5890 1.7300 1.8500 1.9600 2.0770 2.1540 2.2790 2.3220 2.4100 2.5310 2.7050 2.8430 2.9380 3.1140 3.2840 3.3570 3.5650 Id[mA] 0 0 0 0 0 0 0 0.0090 0.0326 0.0676 0.1153 0.1825 0.2372 0.3404 0.3804 0.4680 0.6040 0.8350 1.0400 1.1920 1.4980 1.8240 1.9730 2.4200 Vgs[V] 3.7020 3.8950 3.9800 4.1600 4.2800 4.4000 4.6100 4.7700 4.9300 5.0100 5.1400 5.2700 5.3800 5.4700 5.6000 5.9100 6.1400 6.3600 6.5700 6.7900 6.9400 7.2100 7.5100 7.8000 Id[mA] 2.7350 3.2020 3.4050 3.9030 4.2000 4.5600 5.1800 5.6600 6.1500 6.4000 6.8200 7.2500 7.5900 7.9100 8.3500 9.4700 10.3100 11.1300 11.9300 12.7900 13.4100 14.4900 15.6500 16.8100

I d + V r + Vg R1 1k M1 NMOS

+ Vdd -

Tabla1. As se crear la grafica Vgs vs Id mostrada en la figura 3 con los datos de la tabla anterior

Figura 2. 1.1.2 La obtencin de los parmetros de los transistores se hace mediante mtodos matemticos experimentales.

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Id vs Vgs Para un Vds =8V 18 16 14 12 Id [mA] 10 8 6 4
0.18

0.3037 0.3600 0.4040 0.4600

0.1145 0.1158 0.1167 0.1173

2.8830 3.1600 4.9000 5.0000

0.1266 0.1272 0.1300 0.1290

Tabla 2. Con los datos de la tabla 2 se obtiene la grafica VDS vs ID, mostrada en la figura 4.
Id vs Vds para un Vgs = 2 [V] 0.2

2 0 0

X: 1.471 Y: 0

0.16

Figura 3. De la figura 3, se observa que Vt=1.471 V, el punto en el cual la corriente empieza a ser significativa. Por la ecuacin de saturacin para el transistor NMOS se tiene que: Id=0.5Kn(W/L)(Vgs-Vt)2. Despejando 0.5Kn(W/L)=Id/(Vgs-Vt)2 Para hallar el valor de Kn(W/L) se emplea esta ultima ecuacin y se calcula su valor para cada pareja de datos de la tabla 1 (Id,Vgs) y luego se realiza un promedio de todos estos resultados. K= ID./(( VGS -1.471)2); K=0.5Kn(W/L) Luego del promedio de los resultados: K = 5.1082e-004 entonces Kn(W/L)= 1.0216 (mA/V2)

Id [mA]

4 Vgs [V]

0.14 0.12 0.1 0.08 0.06

0.5

1.5

2.5 Vds [V]

3.5

4.5

Figura 4. De la figura 4 se realiza una regresin lineal para el intervalo de valores de 0.671<Vds <5 [V] para encontrar el punto de corte con VDS y hallar VA. De lo cual se obtiene Id = 2.2506u*Vds + 119.1u Ahora para Vgs=3.5 V, se repite el procedimiento anterior, los datos se registran en la tabla 3. VGS = 3.5 [V]
VDS 0.0737 0.0982 0.1100 0.1400 0.2006 0.2388 0.2817 0.3141 0.3478 0.3890 ID(mA) 0.1191 0.1210 0.1222 0.1240 0.1252 0.4150 0.4590 0.5340 0.6300 0.7090 ID(mA) 0.2755 0.3637 0.4040 0.5070 0.7020 0.8190 0.9430 1.0300 1.1180 1.2190 1.2790 1.3750 1.5210 1.6780 1.7800 VDS 0.8200 0.9100 1.1140 1.3690 1.4110 1.5790 1.7210 1.9230 2.3610 2.8290 2.5030 4.0000 5.0200 ID(mA) 1.8880 1.9480 2.0260 2.0660 2.0710 2.0860 2.0960 2.1690 2.1320 2.1520 2.1760 2.1920 2.2190

Ahora se varia Vdd con incrementos de aproximadamente 0,3V, dejando Vgs constante. Simultneamente, se mide el voltaje VR entre los termnales de la resistencia de 1K y la corriente que fluye a travs del transistor, estos datos se muestran en la tabla 2. VGS = 2 [V]
VDS 0.0859 0.0997 0.1282 0.1968 0.2266 ID(mA) 0.0655 0.0729 0.0860 0.1050 0.1093 VDS 0.6710 1.0000 1.3300 1.9000 2.3500

Tabla 3.

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0

Con los datos de la tabla 3 se obtiene la grafica VDS vs ID, mostrada en la figura 5.
Id vs Vds para un Vgs = 3.5 [V] 3 V V F O A R F M E F P Q = L = 5 V = 0 V 3 1 0 0 m 1 k 2 M p p M Id [mA] 1.5 R 1 1 k 3 1 O S

2.5

d cV

2 1 5 V

V 1 d c

0.5

Figura 6.
0 0.5 1 1.5 2 2.5 3 Vds [V] 3.5 4 4.5 5

1.2.2

Figura 5. De la figura 5 se realiza una regresin lineal para el intervalo de valores de 0.91<Vds <5.02 [V] De lo cual se obtiene: Id = 44.144u*Vds + 0.002021 Las regresiones lineales son: Id = 2.2506u*Vds + 119.1u para vgs = 2V Id = 44.144u*Vds + 0.002021 para vgs = 3.5V Solucionando estas regresiones para Id=0 se obtiene el Voltaje de early VA Para Vgs =2V VA = 52.9V Para Vgs = 3.5 VA = 45.78V Promediando se obtiene el voltaje de early para el transistor NMOS VA = 49.34 V Y dado que = 1/VA = 0.02026 1.2 Caracterizacin transistor PMOS. 1.2.1 Configuracin para realizar la estimacin de los parmetros de un transistor PMOS:

La oobtencin de los parmetros de los transistores se hace mediante mtodos matemticos experimentales.

Ahora para encontrar Vt del transistor P-MOS se implementa el circuito de la figura 6, manteniendo constante Vsd=7v, variando el voltaje Vsg y midiendo la corriente del transistor indirectamente por medio de la resistencia R3 de 1K mediante la ley de ohm, estos datos son registrados en la tabla 4. VSD = 7 [V]
Vsg[V] 1.0790 1.1220 1.3170 1.3870 1.4280 1.5410 1.6950 1.8440 1.8830 1.9880 2.0100 2.0990 2.2440 2.3330 2.5070 2.6760 2.6140 2.8160 2.9420 3.0730 ID(mA) 0 0.0002 0.0100 0.0227 0.0335 0.0750 0.1600 0.2650 0.3020 0.3880 0.4180 0.5090 0.6720 0.8400 1.0080 1.2500 1.1600 1.4680 1.6710 1.8900 Vsg[V] 3.1840 3.3250 3.4230 3.5750 3.6770 3.7120 4.0300 4.3000 4.5700 4.8000 5.0900 5.4600 5.7500 6.0400 6.3300 6.6300 7.1600 7.9000 ID(mA) 2.0800 2.3300 2.5100 2.8100 3.0100 3.0800 3.7300 4.3300 4.9300 5.4700 6.1600 7.0800 7.7900 8.5600 9.3100 10.1200 11.5500 13.5600

Tabla 4.

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0.3492 0.1894 0.2330 0.2625 0.2684 0.2751 0.2838 1.5690 1.6860 2.0880 3.0060 3.9900 5.0300 0.3000 0.3041 0.3176 0.3451 0.3725 0.4000

Los datos de la tabla 4 se emplean para crear la grafica Vgs vs Id mostrada en la figura 7.
|Vgs| vs |Id| con |Vds|=7 14 12

0.5190 0.7680 0.8540 0.9760 1.1580

10

Tabla 5. Con los datos de la tabla 5 se obtiene la grafica VSD vs ID, mostrada en la figura 8.
Id vs Vsd para un Vsg = 2 [V] 0.8 0.7 0.6

|Id| [mA]

8 6

0 1

Id [mA]

4 5 |Vgs| [V]

0.5 0.4 0.3 0.2 0.1

Figura 7. De la grfica, se obtiene que Vt = - 1.24 V Por la ecuacin de saturacin para el transistor PMOS se tiene que: Id=0.5Kp(W/L)(Vsg-Vt)2. Despejando 0.5Kp(W/L)=Id/(Vsg-Vt)2 Para hallar el valor de Kp(W/L) se emplea esta ultima ecuacin y se calcula su valor para cada pareja de datos de la tabla 4 (Id,Vsg) y luego se realiza un promedio de todos estos resultados. K= ID./(( VSG -1.24)2) Luego del promedio de los resultados: K =6.1596e-004 entonces Kp(W/L)= 1.2319 (mA/V2) Ahora se varia Vdd con incrementos de aproximadamente 0,3V, dejando Vsg constante. Simultneamente, se mide el voltaje Vr entre los termnales de la resistencia de 1K y la corriente que fluye a travs del transistor. Estos datos son registrados en la tabla 5. VSG = 2 [V]
VSD 0.1205 0.1592 0.2420 0.3073 ID(mA) 0.0822 0.1102 0.1465 0.1742 VSD 1.2170 1.2950 1.3160 1.3970 ID(mA) 0.2863 0.2895 0.2904 0.2935

0.5

1.5

2.5 Vsd [V]

3.5

4.5

Figura 8. De la figura 8 se realiza una regresin lineal para el intervalo de valores de 0.971<Vsd <5.03 [V] De lo cual se obtiene Id = 30.445u*Vsd + 250.44u Ahora para Vsg = 5V se repite el procedimiento anterior y se registran los datos en la tabla 6. VSG = 5 [V]
VSD 0.0230 0.1066 0.2060 0.3127 0.3960 0.4940 0.6120 0.7660 0.8830 1.0060 1.1260 1.2700 1.3800 1.4930 ID(mA) 0.0629 0.2960 0.5640 0.8420 1.0520 1.2940 1.5770 1.9240 2.1760 2.4300 2.6670 2.9360 3.1310 3.3190 VSD 1.6080 1.7150 1.9280 2.1220 2.4910 2.9100 3.5600 3.9240 4.3500 5.0200 5.4700 6.0400 7.1700 7.7500 ID(mA) 3.4980 3.6600 3.9570 4.1900 4.5700 4.9000 5.2300 5.3800 5.5100 5.6900 5.8000 5.9200 6.1600 6.2600

Tabla 6.

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Con los datos de la tabla 6 se obtiene la grafica de la figura 9

Id vs Vsd para un Vsg = 5 [V] 10

Iref 1 = Ib1 = K N (Vov b1 ) 2 Iref 2 = Ib 2 = K P (Vov b 2 ) 2 Iref 3 = Ib3 = K N (Vov b 3 ) 2

El transistor M11 copia la corriente de Mb1 ya que tiene el mismo voltaje de overdriver formando un espejo de corriente simple, esto sucede tambin para el espejo de corriente formado por los transistores M5 y M6 los cuales copian la corriente de Mb2 y finalmente los transistores M9 y M10 copian la corriente de Mb3. Sus corrientes estn dadas por:

6 Id [mA]

4 Vsd [V]

Figura 9. De esta grafica se realiza una regresin lineal para el intervalo de valores de 2.12<Vsd <7.75 [V] De lo cual se obtiene Id = 336.39u*Vsd + 0.003865 Las regresiones lineales : Id = 30.445u*Vsd + 250.44u para vsg = 2V Id = 336.39u*Vsd + 0.003865para vsg = 5V Solucionando estas regresiones para Id = 0 obtiene el Voltaje de early VA Para Vsg =2V VA = 8V Para Vsg = 5V VA = 11.48V se

I D 5,6 = K P (Vov5, 6 ) 2 = Iref 2 I D 11 = K N (Vov11 ) 2 = Iref1 I D 9,10 = K N (Vov9,10 ) 2 = Iref 3

Considerando que el par diferencial es perfectamente coincidente, las corrientes de M1 y M2 sern la mitad de la corriente de M11. Estas corrientes son entonces:

I D 1, 2 = K N (Vov 1, 2 ) 2 =

Iref 1 2

Promediando se obtiene el voltaje de early para el PMOS VA = 9.74 V Y dado que = 1/VA = 0.102 2.1 Anlisis en DC: Para este anlisis suponemos todos los transistores en saturacin y las relaciones de aspecto de todos los transistores iguales.

Por ltimo aplicando leyes de kirchhoff en el nodo X y Y se obtiene que las corrientes de M3,7 y M4,8 son iguales a:

I D 3, 7 = I D 4.8 = Iref 2 I D 7 ,8

Iref 1 = Iref 3 2 = K N (Vov 7 ,8 ) 2 = Iref 3

I D 3, 4 = K P (Vov 3, 4 ) 2 = Iref 3
2.1.1 Rango de entrada en modo comn: El valor mnimo del rango de entrada est determinado por valor mnimo que puede tener el transistor M11 como se observa en la siguiente ecuacin Vin min =VOV 1, 2 +V DS min +Vt Por otra parte, el valor mximo se establece por la condicin de que M1 debe estar siempre en saturacin quedando la siguiente ecuacin:
V in
m ax

1 ' w kn = kn 2 l 1 ' w kp = kp 2 l
En la distribucin de las corrientes se aplica la ecuacin de saturacin despreciando la modulacin de canal . Las corrientes de referencia estn dadas por:

=V DD VOV 5 +V t

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2.1.2 Rango de salida en modo comn: La excursin de la salida est limitada en la rama superior por los transistores M4 ,M6 para obtener el mximo y por la rama inferior con los transistores M8 y M10 para obtener el mnimo, y como resultado se tiene:
VOV
8

b 1

b 2

+VOV 10 +V t

VOUTse

VDD VOV

VOV

2.2 Anlisis en pequea seal: Los valores asignados a los parmetros del transistor fueron encontrados a partir de la caracterizacin del circuito integrado CD4007C. Se debe tener en cuenta que los valores de voltaje umbral, la capacitancia de oxido y la proporcin dimensional del transistor varia ampliamente entre dispositivos que tiene el mismo tamao y tipo. Dicha variacin es grande en circuitos integrados, sobre todo entre dispositivos fabricados en diferentes lotes de obleas. Para este caso se considerara una variacin de la relacin de aspecto que causa una variacin en la transconductancia del par diferencial. 2.2.1 Ganancia Diferencial: Considerando que la falta de coincidencia en el circuito, debida a la variacin de los parmetros del transistor, produce un efecto insignificante en la ganancia diferencial, se har el anlisis para el circuito de la figura 10, el cual representa una simplificacin del amplificador operacional de cascado doblado.

V i n 1

n n

On

nS M

V i n 2

4 M 3 p p m p op sm

o s

V o u t 2

V o u t 1 R c 1

0
R c 2

Figura 10. Debido a la entrada diferencial y despreciando la variacin de los parmetros se puede aplicar medio par diferencial ya que existe tierra virtual por simetra.

Vo1 = Rc * ia

Vid * gm1 Vs = ( ro1 // Rb ) * + ia 2

ia =

(Vs Vo1 ) + gm 3 * Vs ro 3 (ia * ro 3 ) + Vo1 1 + ( gm 3 * ro 3 )

Vs =

Vid Vo1 + ( ro1 // Rb ) gm1 (1 + ( gm 3 * ro 3 )) 2 ia = ( ro1 // Rb )(1 + ( gm 3 * ro 3 )) + ro 3

Vo1 =

Vid 2

gm1 * Rc * (ro1 // Rb) * (1 + ( gm3 * ro 3 )) (ro // Rb) * (1 + ( gm * ro )) + ro + Rc 3 3 3 1

De igual forma se resuelve para la otra mitad del circuito y se obtiene

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Vo 2 =

Vid 2

gm 2 * Rc * (ro 2 // Rb) * (1 + ( gm 4 * ro 4 )) Ahora se encuentra el equivalente de Rb1 y Rb2: (ro // Rb) * (1 + ( gm * ro )) + ro + Rc 4 4 4 2 1

Rb1Total = Rb 2 Total // Rb1 gm 3 1 = // Rb 2 gm 4

La ganancia diferencia es definida como

Avd =

Vo1 Vo 2 Vid

Si los parmetros del son iguales

Empleando la ecuacin para la salida de un par diferencial con una variacin de gm:

gm * Rc * (ro1 // Rb) * (1 + ( gm3 * ro3 )) Avd = 1 (ro // Rb) * (1 + ( gm * ro )) + ro + Rc 3 3 3 1

2.2.2 Ganancia de modo comn: Si se consideran todos los parmetros del transistor iguales se tiene una ganancia en modo comn de cero. Pero debido a que existe una variacin de la relacin de aspecto que a su vez produce una variacin de gm, se obtiene una ganancia diferente de cero. Para facilitar los clculos se obtiene la ganancia total por etapas: la primera etapa consiste en un par diferencial con variacin de gm y la segunda etapa es un amplificador de compuerta comn. La primera etapa puede ser interpretada por medio de desarrollo de circuito mostrado en la figura 11
0

Rb 2 Total * gm 2 * Vicm ( gm1 + gm 2) Ra Rb1Total * gm1 * Vicm Vx = ( gm1 + gm 2) Ra Vy =

Y su diferencia es:

V x V y =

Rb Total * gm * Vicm 2 gmRa

La segunda etapa se analiza por medio de la figura 12.

V y V x

M 3 p m p op sm

o s

V o u t 2
R b 1 R b 2

V o u t 1 R c 1

R
V x V y

c 2

0
M 1 M 2

Figura 12. Empleando la ecuacin para la salida de un amplificador compuerta comn:

V i n 1

n M

On

nS M

S V i n 2

Vout 2 =

( gm 4 * ro 4 + 1) * Rc 2V y Rc 2 + ro 4

Vout 1 =

Figura 11. La transconductancia de los transistores M1 y M2 es:

( gm 3 * ro 3 + 1) * Rc1V x Rc1 + ro 3

Como se consideran los parmetros de M 4 y M3 iguales la salida diferencial es:

gm1 = gm + gm / 2 gm 2 = gm gm / 2

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Vout 1 Vout 2 =

( gm 4 * ro 4 + 1) * Rc 2 (V x V y ) Rc 2 + ro 4

Iref 3 = Iref 2 ( Iref 1 / 2) = 70 uA I 3 = I 7 = I 9 = Iref 3 = 70 uA I 4 = I 8 = I 10 = Iref 3 = 70 uA

( gm4 * ro4 + 1) * Rc 2 RbTotal * gm *Vicm6= Iref 2 = 120 uA I5 = I Vout 1 Vout 2 = Rc 2 + ro4 2 gmRa ( gm4 * ro4 + 1) * Rc2 RbTotal * gm Avcm = 2 gmRa Rc2 + ro4

Se procede entonces a encontrar los voltajes de overdrive para todos los transistores:

Vov n = +
Vov p =

2 * I Dn K n * (W / L)
2 * I Dp K p * (W / L)

Para los transistores N

2.3 Relacin de rechazo en modo comn:

Para los transistores P

gm1 * Rc * (ro1 // Rb) * (1 + ( gm3 * ro3 )) (ro // Rb) * (1 + ( gm * ro )) + ro + Rc 3 3 3 CMRR = 1 ( gm4 * ro4 + 1) * Rc2 RbTotal * gm 2 gmRa Rc2 + ro4

Vov 11 ,b1 = Vov 1, 2 =

2 * 100 u = 0.4415 v 1.0261 m 2 * 50 u = 0.31218 v 1.0261 m 2 * 70 u = 0.36938 v 1.0261 m

Vov 7 ,8,9 ,10 ,b 3 = Vov 5, 6 ,b 2 = Vov 3, 4 =

2.4 Simulacin en Orcad: 2.4.1 Diseo del circuito: Se presenta un diseo del circuito para el cual se desea obtener una ganancia 2000 diferencial. El voltaje Vdd=5v y la corriente Iref1=100uA e Iref2=120uA. Todos los transistores de canal N tiene iguales parmetros y todos los transistores canal P tambin. Kn(W/L)=1.0261mA/v2 Kp(W/L)=1.231mA/v2 n=0.02026v-1 p=0.102v-1 Vtn=1.471v Vtp=-1.24v Analizando la polarizacin del circuito y suponiendo que todos los transistores estn en saturacin se encuentran las corrientes por cada rama del circuito despreciando .

2 * 120 u = 0.441547 v 1.231 m 2 * 70 u = 0.337237 v 1.231 m

en modo comn est

El voltaje de entrada determinado por:

Vov 1 + Vov 11 + V n t Vicm V DD + Vov 5 + Vt n

2.224669328 Vicm 6.02945335

El Vicm escogido es el valor medio de su rango, es decir: Vicm= 4.127v El voltaje de compuerta de M3,4 y M7,8 es un voltaje de DC que afecta el voltaje overdrive de dichos transistores, produciendo a su vez una variacin significativa en el rango de excursin de salida en el de modo comn:
Vov Vov
8 7

Iref Iref

1 2

=100 uA =120 uA

+V ov +Vov

10 9

Vt

Vpol 1 V DD V ov
3

Vov Vov
5

V t +V n t

+Vt n Vpol 2 V DD Vov

I b1 = I 11 = Iref 1 =100 uA

El valor escogido para Vpol1 y Vpol2 es el valor medio de su rango, es decir:

I 1 = I 2 = ( Iref 1 / 2) = 50uA

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0.501247 2.209752

V pol 1 2.981217 V pol 2 5.692216

VDS3,4=2.5-3.2772=-0.7772 Para encontrar la ganancia diferencial se calcularon los siguientes parmetros con los datos obtenidos en el anlisis de DC: ro1=987.166K gm1=320.328uA/v gm3=415.138ua/v ro3=140.056k gm7=379.017uA/v ro7=705.119k ro9=705.119k Rc=188.482M Rb=ro5=81.699k ro11=493.58K

Vpol1= 1.7v Vpol2= 3.3v Comprobacin de saturacin para los transistores: Para M11: VDS110.4415 VG1=4.1271 Vov1=0.3122= VGS1-Vtn Vs1=VDS11=2.3439V Para M1 y M2: VDS1,20.3122 Vpol1= 1.7 3.95 Vov4,3=0.3372=VSG 3,4-1.24 VS4,3=VD1,2=3.2772 VDS1,2=0.9337 Para M5 y M6: VDS5,6-0.4415 VD5,6= 3.2772 VS5,6=5 VDS5,6=-1.7228 Para M9 y M10: VDS9,100.3694 Vpol2=3.3 Vov7,8=0.3694= VGS7,8 - VtN => VGS7,8=1.8404 VS7= VDS9,10=1.8404 El rango de salida esta dado por la siguiente ecuacin
VOV
8

=> VGS1= 1.7832

=> VSG4,3=1.5772v

gm * Rc * (ro1 // Rb) * (1 + ( gm3 * ro 3 )) Avd = 1 (ro // Rb) * (1 + ( gm * ro )) + ro + Rc 3 3 3 1

Avd=1395v/v 2.4.2 Simulacin en orcad: Empleando el circuito de la figura 13, se realizo la simulacin con el transistor CD4007 de canal N y P de tecnologa CMOS. En la simulacin se comparara los resultados obtenidos con los datos de diseo. El simulador de Spice proporciona la usuario una opcin de modelos MOSFET. Entre los parmetros correspondientes del modelo Spice (cuyos valores son proporcionados por el fabricante del semiconductor) se incluye uno llamado LEVEL(nivel), que selecciona el modelo de MOSFET que abra de usar el simulador. Aunque el valor de este parmetro no siempre es indicativo de exactitud ni de la complejidad del modelo MOSFET correspondiente, LEVEL=1 corresponde al modelo mas simple de primer orden que est basado en las ecuaciones MOSFET de la ley de los cuadrados.[1] Tomado de Sedra y
Smith, Microelectronica, capitulo 4.

+VOV 10 +V t

VOUTse

VDD VOV

VOV

2.2398<VoutSE<4.2213 Si quiero que el voltaje de salida asimtrico sea 2.5 Para M7 y M8: VDS7,80.3694 Voutse=2.5 VDS7,8=2.5-1.8404=0.6596 Para M3 y M4: VDS3,4-0.3372

En la figura 14 se muestra el voltaje de entrada diferencial y la salida diferencial, en la cual se puede observa que la ganancia es de Avd=1914v/v.

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6 M b 2

3 M V 3 V o u t 1 4 R 2 1 . 9 1 7 . 6 5 3 7 7 7 9 1 k

M V 5 V d c 2 3 0 R . 8 3 7 5 1 0 7 2

i n 2 V

u t 2 M 7

9 k V i n 1 M 1 1

0
M V 4 8 R 2 4 5 . 1 3 5 7 V 4 7 V d c M 1 0 M b 3 9 1 6 4 k

b 1

3 M

. 1 9

6 V V F A

O A R C

F M E

F P Q

L 2

V4 . O 1 F2 7F = 4 . 1 = V 2A 0 M 0 P u L = - 2 = F1 R E Q k = 1 k 0 0A u C = - 2 0 0 u

2 0

7 0 u

Figura 13.
500uV

Entrada

0V

(1.2529m,400.066u)

-500uV 1.0V

V(VIN1) - V(VIN2)

Salida

0V

(1.2529m,765.775m)

SEL>> -1.0V 0s

0.5ms V(VOUT1,VOUT2)

1.0ms

1.5ms

2.0ms Time

2.5ms

3.0ms

3.5ms

4.0ms

Figura 14. Comparando con el diseo y la simulacin se obtuvo una ganancia mayor para el anlisis en Spice. En el circuito de la figura 13 se puede observar que el voltaje de para los transistores M3,4 y M7,8 es diferente al de diseo, esto se debe a que los valores de diseo arrojan una respuesta no deseada debido que estos transistores no se encuentran en saturacin, causando una variacin considerable en las transconductancias y produciendo una ganancia diferente.

En la figura 15 se obtienen los resultados de la simulacin para todos los transistores MOSFET.

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Figura 15. En la figura 16 se puede observar la respuesta de la ganancia diferencial en funcin de la frecuencia para el LEVEL=1; se puede ver que esta no se afecta por la frecuencia para esta aproximacin.

3.2KV

2.8KV

Ganancia 2.4KV

2.0KV

(44.322G,1.9142K) 1.6KV

1.2KV

0.8KV 0Hz

10GHz 20GHz 30GHz (V(VOUT1)) - V(VOUT2) / (V(VIN1)) - V(VIN2)

40GHz

50GHz Frequency

60GHz

70GHz

80GHz

90GHz

100GHz

Figura 16. En la figura 17 se muestra el circuito equivalente para encontrar la impedancia de salida; tericamente se obtuvo una Zout=8.57M. En la figura 18 se muestra la grafica de la impedancia de salida.

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6 M b 2

3 M V 3 V o u t 1 4 R 1 2 7 1 . 9 t 2 7 V 9 . 6 5 3 7 7 7 9 1 k

M V 5 V d c 2 3 0 R . 8 3 7 5 1 0 7 2

n M

i n 2 V

o u M

9 k V i n 1 M 1 1

0
M V 4 8 F V V A R A O C E M F Q P F L 14 = =R 1 1 20 5 . 1 3 = 5

b 1

3 M

. 1 5 9 7

7 V

4 7 V d c

9 1

6 4

6 V V F A

O A R C

F M E

F P Q

L 0

V4 =V = F1 A

V 5 .O 1 F2 7 F = 4 . 1 2 0A M P L = 0 Rk E Q = 1 k C = 0

1 0

Figura 17.
10M

8M Impedancia de salida

(44.522G,6.0290M) 6M

4M

2M 0Hz

10GHz V(V9:+) / I(V9)

20GHz

30GHz

40GHz

Figura Frequency 18.

50GHz

60GHz

70GHz

80GHz

90GHz

100GHz

2.7 Simulacin en Microwind: Usando el software Microwind 3 y con una tecnologa de construccin CMOS de 90nm 6 Metal

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Cooper se realizo la construccin del amplificador operacional CMOS de cascado doblado. Microwind 3 usa el siguiente modelo para los transistores MOS
Mode CUT-OFF LINEAR SATURATED Condition Vgs<0 Vds<VgsVt Vds>VgsVt Expression for the current Ids

VTO U0 TOX PHI GAMMA W L

Theshold voltage Carrier mobility

Ids = 0

0.4V 0.06m2/V -s Gate oxide thickness 2nm Surface potential at 0.3V strong inversion Bulk threshold 0.4 V0.5 parameter MOS channel width 1m MOS channel length 0.12m
Tabla 8

-0.4V 0.02m2/Vs 2nm 0.3V 0.4 V0.5 1m 0.12m

Tabla 7 Donde 0 = 8.85 10-12 F/m is the absolute permittivity r = relative permittivity, equal to 3.9 in the case of SiO2 (no unit) Con los siguientes parametros definidos
Parameter Definition Typical Value 0.12m NMOS PMOS

Tomando estos parmetros establecidos por Microwind, la tecnologa usada que establece una L=0.1um y en base a los clculos realizados experimentalmente de los parmetros de los transistores calculamos W De la ecuacin

Para el transistor NMOS (Kn(W/L)= 1.0216 (mA/V2)) se obtiene W = 0.05919um pueden modificar tan fcilmente, como es el caso del voltaje umbral, que para los transistores n y p diseados en Microwind son 2.8 V y -3.8 V respectivamente. Con estos voltajes umbrales se obtiene: R1 = 42,775 Khoms R2 = 35,321 Khoms R3 = 62,140 Khoms Los voltajes de polarizacin v1 y v8 son 2.3 V y 1 V respectivamente; y la entrada de dc de modo comn en el par son de 1.5V. Estos valores fueron calculados anlogamente a los hallados tericamente y en orcad pero con los valores de voltaje umbral mencionados anteriormente. Ya con el diseo listo, se procede a realizar el montaje en Microwind, teniendo en cuenta la separacin entre los conectores y transistores. El diseo ya montado se observa en la siguiente grfica:

Para el transistor PMOS (Kp(W/L)= (mA/V2)) se obtiene W = 0.15862um Teniendo como resultado el diseo:

1.2319

Figura 19 Esquema en microwind de un transistor n-mos (izquierda) y un p-mos (derecha) Debido a que el diseo que se implementa en Microwind no se puede realizar completamente igual al implementado tericamente y en orcad, se debe realizar nuevamente un diseo partiendo que por los transistores recorre la misma corriente, pero tomando los parmetros que en Microwind no se

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Figura 20 Diseo y montaje del amplificador diferencial en Microwind

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Figura 21 Vista en 3D del diseo del amplificador diferencial

Se aplica las seales ~clock y ~~clock al par diferencial, que forman una onda cuadrada de entrada en modo diferencial que varia desde -0,2 V hasta 0,2 V peridicamente, junto con una entrada en modo de comn de 1,5 V, como se muestra en la figura No 22. La seal de salida del amplificador se observa en la figura 22 como s1 y s2, que haciendo la diferencia entre las 2 se obtiene una onda del mismo periodo a la de entrada con una amplitud que varia desde -5 V hasta 5 V. Por lo tanto el amplificador creado en Microwind tiene una .

ganancia de 25V/V. Como se puede observar, esta es la ganancia mas pequea que se a obtenido, y esto se debe a que en Microwind, los transistores trabajan de manera muy aproximada a la realidad, teniendo en cuenta las capacitancias, inductancias y resistencias internas de cada uno junto con la resistencia que tiene cada conector; que consume potencia y bajan considerablemente la eficiencia del amplificador, ya que cambian el valor de la carga y nos hace diferir con los datos hallados tericamente.

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Figura 22 Simulacin en microwind, Seales de entrada al amplificador ~clock y ~~clock Seales de salida del amplificador s1 y s4

III. CONCLUSIONES
1.

Dentro del marco de trabajo de Microwind 3 los parmetros Kn o Kp son invariantes dentro de la tecnologa de 90nm de construccin por lo cual a la hora de caracterizar el transistor por medio de estos parmetros solo se puede hacer haciendo juego con la relacin de aspecto y dado que la longitud del transistor es caracterstica de la tecnologa en este caso .1um solo se puede variar con el ancho de este (W). La tecnologa de construccin del transistor define sobre el diseo una serie de pautas o reglas a seguir respecto a varios factores dentro del diseo del circuito general como son: Ancho del conductor de contacto, el tamao de los contactos elctricos entre

capas de metales, separacin entre conductores anexos, distancias entre sustratos N para la construccin consecutiva de PMOS y rea de contacto metal-contacto.
3.

2.

La implementacin del diseo calculado tericamente y aplicado en Orcad no obtuvo los mismos resultados al implementarlos en Microwind, las salidas no concordaban y tambin se observaban transistores en corte, se deduce que esta diferencia en comportamientos respecto al mostrado tericamente y simulado en Orcad se debe a que el modelado por microwind tiene mucho que ver la distribucin de los elementos dentro del diseo como es su distancia entre transistores, entre conductores y contactores lo cual se considera que a niveles de

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frecuencia se generan capacitancias parasitas las cuales implican la generacin de impedancias que posiblemente des balancean el diseo afectando el rango ya sea de entrada o de salida y a los otros elementos que forman el diseo.
4.

Para el anlisis en DC se debe tener en cuenta que los datos obtenidos en el anlisis terico pueden tener variaciones significativas comparadas los datos que se que se puedan obtener al implementar este circuito en un laboratorio, en estos se ve afectada la ganancia sea diferencial o de modo comn. Para la ganancia en modo comn se utilizo una variacin en la relacin de aspecto generando con esto un desbalance en la transconductancia, se debe recordar que en un MOS la variacin en la transconductancia tambin es afectada por el voltaje de umbral. En la fase de polarizacin se trato de encontrar un punto, en el cual se generara la mayor excursin a la salida y a su vez una ganancial elevada esto debido a que la seal de salida esta superpuesta al voltaje de DC este punto es limitado por la operacin en el lmite de los transistores en la etapa de salida. IV. BIBLIOGRAFIA

5.

6.

1. 2. 3. 4. 5.

SEDRA, A & SMITH, K. Microelectrnicas. Cuarta Edicin

Circuitos

OrCAD PsPice A/D Reference Manual Copyright 1998. Behzad Razavi, Desing of analog CMOS integrated circuits. Paul Gray,Analisys and desing of analog integrated circuits. Amplificador Cmos en configuracin fuente comn tomado de la web http://.tauro.unex.es/vaguiti/DISE-NO_ELECTRONICO/Dcse_1/amplificador_form .doc