Circuitos Logicos Secuenciales

Introduccin al Anlisis de Sistemas Secuenciales
Unidad 1
Manrique 2005
Sistemas Digitales II
Introduccin

Hasta hoy todo era combinatorio (Sistemas Digitales I)

Las salidas dependan nicamente de las entradas en ese momento.
En este curso abordaremos los Sistemas Secuenciales o tambin llamados Maquinas de Estados Finitos.
La salida no solo depende de la entradas presentes, tambin depender de la historia pasada, de lo que sucedi antes.
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Ejemplos clsicos
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Tipos de circuitos secuenciales

Existen dos tipos de circuitos secuenciales

Sincrnicos: Son sistemas cuyo comportamiento puede definirse a partir del conocimiento de sus seales en instantes discretos de tiempo. Asincrnicos: Depende del orden que cambien las seales de entrada y pueda ser afectadas en un instante dado de tiempo.
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Sistemas Sincrnicos (Sncronos o con clock)

Son sistemas que actan bajo un control de tiempo, este control se denomina reloj (clock).
Clock: es una seal que se alterna entre los valores lgicos 0 y 1 en un periodo regular.
T
Fig. 1: Seales de Clock
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El Clock

El Periodo (T): es el tamao en tiempo de un ciclo. La Frecuencia (f): es el inverso del periodo, 1/T y est dada en Hertz (Hz).
Ejemplo:

Una seal con frecuencia de 200 MHz, corresponde a una seal que tenga un periodo de 5 ns.
En la mayora de los sistemas sincrnicos, los cambios ocurren en las transiciones donde la seal cambia de 0 a 1 de 1 a 0.
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Diagrama conceptual de un sistema secuencial

Clock
q1
x1 . . . xn Lgica Combinatoria
. . .
Z1 . . . Zk
Memoria
. . .
qm
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Comentarios sobre el diagrama

Tiene n entradas, (xs) El clock se comporta como una entrada ms. Tiene k salidas (zs) Tiene m dispositivos de almacenamiento binario (qs) Cada dispositivo podr tener una o dos seales de entrada Muchos sistemas tiene solo una entrada y una salida, pero veremos ejemplos con varias entradas e incluso algunos sistemas que no tienen entradas a no ser el clock. Memoria: Flip-Flops.
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Tablas y diagramas de estados (1)

Ejemplo de un sistema secuencial:

EJE6: Un sistema con una entrada x y una salida z, de tal forma que z = 1, si x ha sido 1 por tres pulsos de clock consecutivos. Para este ejemplo, el sistema debe almacenar en memoria la informacin de los ltimos tres estados de la entrada y producir una salida basada en esa informacin. Estado: Lo que se almacena en la memoria es el estado del sistema.
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En este ejemplo, la salida depende nicamente del estado del sistema y que se haya seguido el patrn definido en la entrada del sistema. E este tipo de Mquinas de Estado que slo dependen del estado actual del sistema son llamadas de Modelos Moore Mquinas Moore, debido a Edward F. Moore*.
* Edward F. Moore, un pionero de las Mquinas de estados, quien escribi Gedanken-experiments on Sequential Machines, pp 129 153, Automata Studies, Annals of Mathematical Studies, no. 34, Princeton University Press, Princeton, N. J., 1956.
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No abordaremos todava el diseo de un sistema secuencial, pero daremos las herramientas necesarias para describirlo.
Tabla de Estados: es una tabla que describe las transiciones de una mquina de estados finitos, en otras palabras, muestra las relaciones funcionales entre las entradas, salidas y estados de la memoria. Para cada combinacin y cada estado, indica cual ser la salida y cual ser el prximo estado despus del siguiente pulso de clock.
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Diagrama de Estados: Es una representacin grfica del comportamiento del sistema, mostrando cada combinacin de entrada y cada estado, de la misma forma muestra el resultado de la salida y el valor del estado siguiente despus de un pulso de clock.

A continuacin veremos la tabla y el diagrama de estados para el EJE6.
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Estado Presente A B C D Estado Siguiente x=0 A A A A x=1 B C D D Salida 0 0 0 1
Tabla y diagrama de estados para el EJE6 En el futuro nos referiremos al Estado Presente por el smbolo q y el Estado Siguiente por el smbolo q*.
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Timing Trace (rastreo en el tiempo)

Un timing trace, es un conjunto de valores para las entradas y salidas arreglados en una forma consecutiva con relacin a los pulsos de clock. Es usado normalmente para explicar o clarificar el comportamiento de un sistema.
x q z 0 ? ? 1 A 0 1 B 0 0 C 0 1 A 0 1 B 0 1 C 0 0 D 1 0 A 0 1 A 0 0 B 0 1 A 0 1 B 0 1 C 0 1 D 1 1 D 1 0 D 1 0 A 0 A 0 ? 0 0
Timing trace para el EJE6
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Elementos de Memoria
Latches y Flip Flops
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Latch

Un Latch es un dispositivo binario de almacenamiento, construido con dos o ms compuertas con realimentacin.
P P = (S + Q) Q = (R + P)
Ecuaciones del sistema
Un Latch con compuertas NOR
S = Set R = Reset
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Un Latch con gatillo (Gated)
En este latch, cuando la seal del gate es inactiva, tanto SG y RG sern 0 y el latch permanece sin cambios. nicamente cuando la seal del gate es 1 el latch podr recibir el valor 0 1 as como el latch anterior.
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El Flip Flop

El Flip Flop es un dispositivo de almacenamiento binario con colck. Bajo operaciones normales este dispositivo almacenar un 1 un 0 y slo cambiarn estos valores en el momento que ocurra una transicin del clock.
Las transiciones que pueden producir cambios en el sistema pueden ser cuando el clock va de 0 a 1, disparo por rampa de subida (leadign-edge triggered), o cuando el clock va de 1 a 0, disparo por rampa de bajada (trailing-edge triggered).
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Rampas de subida y de bajada

Clock 1 Rampa de subida Rampa de bajada
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Flip Flop tipo D (1)

Existen varios tipos de Flip Flops, nos concentraremos en dos tipos, el D y el JK, el Flip Flop tipo D es el ms usado y es encontrado comnmente en dispositivos lgicos programables. Otros, SR y T.
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Flip Flop tipo D (2)

Es el ms sencillo en su operacin. El nombre proviene de Delay (retardo), ya que su salida es un reflejo de lo que hay en la entrada con un retardo de un ciclo de clock.
q D q D q q
Clock D con rampa de bajada
Clock D con rampa de subida
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Flip Flop D, tabla de comportamiento y diagrama de estados

D 0 0 1 1 q 0 1 0 1 q* 0 0 1 1 D 0 1 q* 0 1
q* = D
Ecuacin
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Comportamiento de un Flip Flop tipo D con Rampa de Bajada

Diagrama de tiempo
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Variacin de la entrada
La salida no se ver afectada, ya que el valor de la entrada D solo es relevante en el instante de la rampa de bajada
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Comportamiento de un Flip Flop tipo D con Rampa de Subida

Diagrama de tiempo
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Flip Flops con Clear y Preset

Cualquier tipo de Flip Flop podr contar con estas entradas asincrnicas, en el caso de Flip Flops tipo D tenemos:
PRE 0 D
PRE
CLR 1 0 0 1 1 1 1
D X X X 0 0 1 1
q X X X 0 1 0 1
q* 1 0 0 0 1 1 Normal Constante inmediata Invalido
1 0 1
Clock
CLR
1 1 1
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Diagrama de tiempo para un Flip Flop con Clear y Preset
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Flip Flop SR (Set-Reset)

Tiene dos entradas con el mismo significado que el Latch SR Tablas de comportamiento
S 0 0 0 0 1 1 1 1
R 0 0 1 1 0 0 1 1
q 0 1 0 1 0 1 0 1
q* 0 1 0 0 1 1 No permitido
S 0 0 1 1
R 0 1 0 1
q* q 0 1 No permitido
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Flip Flop SR Diagrama de estados y Ecuacin
q\SR
0 1
00
01
11
10
x 1 x
1 1
q* = S + Rq
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Diagrama de tiempo para un Flip Flop SR
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Flip Flop tipo T (Toggle)

Tiene una entrada T, de tal forma que si T = 1, el Flip Flop cambia el valor del estado actual y si T = 0, el estado permanece sin cambios. Tablas de Comportamiento
T 0 0 1 1 q 0 1 0 1 q* 0 1 1 0 T 0 1 q* q q
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Diagrama de estados para le Flip Flop T

1 0
Ecuacin para el comportamiento del Flip Flop q* = T

+
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Diagrama de tiempo para un Flip Flop T
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Flip Flop tipo JK

Es una combinacin del SR y del T, siendo as, su comportamiento es como el SR, con excepcin cuando sus entradas J = K = 1 provoca que el Flip Flop cambie de estado, como si fuera un Flip Flop T. Tablas de comportamiento:
J 0 0 0 0 1 1 1 1 K 0 0 1 1 0 0 1 1 q 0 1 0 1 0 1 0 1 q* 0 1 0 0 1 1 1 0 J 0 0 1 1 K 0 1 0 1 q* q 0 1 q
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Diagrama de estados para le Flip Flop JK

10 11 00 01 00 10
10 11
00 01 11 10
q\JK
0 1
1 1
1 1
q* = Jq + Kq
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Diagrama de tiempo para un Flip Flop JK
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Anlisis de un Sistemas Secuencial
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Circuito Secuencial Modelo tipo Moore con Flip Flops tipo D
Del circuito encontramos:
d D1 ! q1qd xq1 2 D2 ! xq1 z ! qd 2
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Tabla y diagrama de estados del circuito

0
q1 * q2 * q1 0 0 1 1 q2 0 1 0 1 x=0 00 00 10 00 x=1 10 10 11 01 z 1 0 1 0
01 0
1 0
00 1
1 0
10 1
1
11 0
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Circuito Secuencial Modelo tipo Moore con Flip Flops tipo JK
Este es un circuito de modelo tipo Moore, ya que la salida z, que es igual a A + B, es una funcin del estado, o sea, el contenido de los flip flops, y no de la entrada x.
J A ! x K A ! xBd J B ! K B ! x Ad z ! A B
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Tabla de estados para el ejemplo anterior

A* B* A 0 0 1 1 B 0 1 0 1 x=0 01 00 10 11 x=1 11 10 01 10 z 0 1 1 1
Para completar la tabla hay que tener en cuenta las ecuaciones de entrada de los flip flops y el funcionamiento de cada uno de ellos para determinar el estado siguiente.
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Trazado en el tiempo y Diagrama de tiempos

x A B z 0 0 0 0 0 0 1 1 1 0 0 0 0 1 1 1 1 1 1 1 1 1 0 1 0 0 1 1 0 0 0 1 1
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Diagrama de Estados para el ejemplo

0
00 0
1 0
01 1
1 1
11 1
0 1
10 1
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Ejemplo con el modelo Mealy

En algunos casos, la salida depende de la entrada actual as como del valor de los estados actuales. Este tipo de circuitos son clasificados como sistemas secuenciales de modelo Mealy. Un ejemplo de este modelo es este sistema.
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Ecuaciones

Las ecuaciones de entrada y salida para el circuito son:

D1 ! xq1 xq2 d d D2 ! xq1q2 z ! xq1
Como son flip flops tipo D, entonces q* = D
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Tabla de estados y diagrama de estados

q1 * q2 * q1 0 0 1 1 q2 0 1 0 1 x=0 00 00 00 00 x=1 01 10 10 10 z x=0 x=1 0 0 0 0 0 0 1 1
1/0 0/0 0/0 0/0
00
11
1/1
0/0
01
1/0
10
1/1
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Trazado en el tiempo y Diagrama de tiempos

x q1 q2 z 0 ? ? 0 1 0 0 0 1 0 1 0 0 1 0 0 1 0 0 0 1 0 1 0 1 1 0 1 1 1 0 1 0 1 0 0 0 0 0 0
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Introduccin al Anlisis de Sistemas Secuenciales

Hasta hoy todo era combinatorio (Sistemas Digitales I)

Tipos de circuitos secuenciales

Existen dos tipos de circuitos secuenciales

Sistemas Sincrnicos (Sncronos o con clock)

Fig. 1: Seales de Clock

Diagrama conceptual de un sistema secuencial

Comentarios sobre el diagrama

Tablas y diagramas de estados (1)

Ejemplo de un sistema secuencial:

Tablas y diagramas de estados (2)

Tablas y diagramas de estados (3)

Tablas y diagramas de estados (4)

A continuacin veremos la tabla y el diagrama de estados para el EJE6.

Tablas y diagramas de estados (5)

Timing Trace (rastreo en el tiempo)

Timing trace para el EJE6

Latches y Flip Flops

Un Latch con compuertas NOR

Un Latch con gatillo (Gated)

Rampas de subida y de bajada

Flip Flop tipo D (1)

Flip Flop tipo D (2)

Clock D con rampa de bajada

Clock D con rampa de subida

Flip Flop D, tabla de comportamiento y diagrama de estados

Comportamiento de un Flip Flop tipo D con Rampa de Bajada

Comportamiento de un Flip Flop tipo D con Rampa de Subida

Flip Flops con Clear y Preset

q* 1 0 0 0 1 1 Normal Constante inmediata Invalido

Diagrama de tiempo para un Flip Flop con Clear y Preset

Flip Flop SR (Set-Reset)

Flip Flop SR Diagrama de estados y Ecuacin

Diagrama de tiempo para un Flip Flop SR

Flip Flop tipo T (Toggle)

Diagrama de estados para le Flip Flop T

Ecuacin para el comportamiento del Flip Flop q* = T

Diagrama de tiempo para un Flip Flop T

Flip Flop tipo JK

Diagrama de estados para le Flip Flop JK

Diagrama de tiempo para un Flip Flop JK

Anlisis de un Sistemas Secuencial

Circuito Secuencial Modelo tipo Moore con Flip Flops tipo D

Del circuito encontramos:

d D1 ! q1qd xq1 2  D2 ! xq1 z ! qd 2

Tabla y diagrama de estados del circuito

Circuito Secuencial Modelo tipo Moore con Flip Flops tipo JK

Tabla de estados para el ejemplo anterior

Trazado en el tiempo y Diagrama de tiempos

Diagrama de Estados para el ejemplo

Ejemplo con el modelo Mealy

Las ecuaciones de entrada y salida para el circuito son:

Como son flip flops tipo D, entonces q* = D

Tabla de estados y diagrama de estados

Trazado en el tiempo y Diagrama de tiempos

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