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CA P TU LO 2 - D IS P O S ITIVO S L G ICO S M S I

Dispositivos
Lgicos MSI

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DEFINICIONES

(Dispositivos Lgicos con Salidas Mltiples)


Hasta aqu se han estudiado los conectivos lgicos
[compuertas] bsicos y se los ha utilizado para
implementar circuitos digitales combinacionales
simples. Los circuitos que se estudiarn en este
captulo se los clasifica como circuitos lgicos
combinacionales porque, en cualquier instante, el
nivel lgico de la salida depende de la combinacin
de los niveles lgicos presentes en las entradas.
Un circuito combinacional no tiene caractersticas
de memoria, es decir, su salida slo depende del
valor actual de sus entradas.
Mediante el uso de compuertas bsicas se pueden
implementar circuitos combinacionales ms complejos
que realizan funciones prcticas como suma aritmtica
binaria, comparacin de la magnitud de dos operandos,
etc. Estas y otras funciones se encuentran
disponibles en el mercado en forma de CIs y reciben
el nombre genrico de dispositivos lgicos MSI. Con
la aparicin de este tipo de integracin, el mtodo
tradicional de diseo digital, queda limitado. El
diseo con CIs MSI se basa en el conocimiento de
las funciones disponibles en el mercado y la forma
de utilizarlas eficazmente.

Circuitos SSI [Small Scale Integration = Integracin


en Pequea Escala].- Este grupo incluye las
compuertas y los flip-flops elementales. Para el
diseo con estos elementos hay que tomar en cuenta
el nmero de compuertas y flip-flops que se
utilizarn en un circuito digital dado. Esta
tecnologa hace nfasis en la necesidad de
simplificar o minimizar el nmero total de compuertas
y FFs requeridos. Generalmente cada circuito
integrado [CI], contiene desde una hasta alrededor
de 12 compuertas o una circuitera de igual
complejidad.
Dispositivos MSI [Medium Scale Integration =
Integracin en Mediana Escala].- Es un concepto
utilizado para definir un subsistema o un sistema
funcional completo, implementado en un mismo
microcircuito [CI]. Se considera que este tipo de
integracin contiene de 12 a 100 compuertas o el
equivalente a una circuitera de igual complejidad.
Comprende,
entre
otros:
decodificadores,
multiplexers, contadores, comparadores de magnitud,
sumadores, registros de desplazamiento, etc.
Generalmente el diseo debe ajustarse a los circuitos
MSI existentes.
Dispositivos LSI [Large Scale Integration = Integracin

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en Gran Escala].- Este es un concepto utilizado para


definir un subsistema o un sistema funcional completo
ms grande, fabricado en un mismo microcircuito.
Se considera que contiene desde 100 hasta 10000
compuertas o circuitos de similar complejidad.
Comprende las memorias
-RAM, ROM y PLAs. En
este caso hay que tomar en consideracin el nmero
de bytes de memoria y el nmero de elementos de
soporte. Este mtodo de diseo reemplaza toda una
circuitera lgica por elementos de memoria.
Dispositivos VLSI [Very Large Scale Integration =
Integracin en muy Alta Escala].- Son circuitos
lgicos muy complejos con un equivalente de 10000
a 100000 compuertas bsicas. Esta tecnologa
comprende los microprocesadores y los microcontroladores. Para disear con circuitos VLSI hay
que tomar en cuenta el nmero de instrucciones y
el nmero de circuitos de soporte. Se podra decir
que es un dispositivo inteligente, controlado por
un programa almacenado en una memoria.

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controladores de muy alta capacidad que trean


incluidos: memoria de programa, memoria de datos
y puertos de entrada/salida. Tienen un equivalente
de ms de 1000 000 de compuertas.

Dispositivos Combinacionales MSI.- Dentro de los


dispositivos MSI comerciales, en este captulo se
estudiarn, de entre los ms importantes, los
siguientes.
% Decodificador de BCD-a-7 segmentos
%
%
%
%

Sumador Aritmtico Binario


Multiplexer digital
Demultiplexer/Decoder
Codificadores de prioridad

% Comparadores de magnitud
% Chequeador/Generador de paridad

Decodificadores de BCD-a-7 Segmentos.- Una gran parte


del equipo digital cuenta con algn medio para
presentar informacin de manera que el operador o
el usuario puedan entenderla fcilmente.

Dispositivos ULSI [Ultra Large Scale Integration =


Integracin en Altsima Escala].- Microprocesadores
y microcontroladores de mayor capacidad y
complejidad. Tienen un equivalente de ms de 100000
compuertas.
FIG UR A 2.1
A rreglo de 7
seg m en tos

Dispositivos GSI [Giga Scale Integration].- MicroCarlos Novillo Montero

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Esta informacin por lo general es de carcter


numrico [aunque puede ser alfanumrica]. Una forma
sencilla de mostrar informacin numrica utiliza
un arreglo de 7-segmentos [a, ..., g], como el que
se muestra en la fig. 2.1; con este arreglo se pueden
formar los dgitos del 0 al 9; para esto,
normalmente, se emplea un LED para cada segmento.
Para formar los respectivos dgitos, algunos LEDs
se encienden, mientras que otros permanecen apagados.
Para comandar el encendido y apagado de los LEDs,
se emplean decodificadores. Un circuito lgico muy
utilizado para comandar un display de 7 segmentos
y presentar valores decimales es el decodificador
de BCD-a-7 segmentos. Existen dos tipos de arreglo,
por tanto, hay dos tipos de decodificadores de BCD-a7 segmentos: 1) los nodos de los 7 LEDs que forman
el arreglo estn conectados en un mismo punto
[display de 7 segmentos de nodo comn] y 2) los
ctodos de los 7 LEDs que forman el arreglo estn
conectados en un mismo punto [display de 7 segmentos
de ctodo comn]. Cada uno de estos arreglos requiere
un decodificador especial.
Decodificador de BCD-a-7 Segmentos de nodo Comn (CI7446/47).- Este tipo de decodificador [fig. 2.2]
sirve para comandar un display de 7-segmentos de
nodo comn, [fig. 2.3]. Todos los nodos estn
conectados a VCC [+5V], mientras que los ctodos son
independientes y representan cada uno de los
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segmentos del display. Estos ctodos deben ser


comandados por un decodificador de 7-segmentos, que
enviar la informacin necesaria para que se
enciendan los segmentos adecuados para la formacin
de cada dgito decimal, como se muestra en la tabla
de funcin del CI-7446/47. Para evitar que el LED
se destruya, se requiere limitar la corriente que
circula por l, para ello, generalmente se utiliza
una resistencia de 330 aproximadamente para cada
segmento [7 resistencias en total].

FIG U R A 2 .2 CI-7 4 46 /4 7 D E CO D IFICA D O R D E B C D A 7S EG M E N TO S D E N O D O C O M N

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(Ripp le-B lanking -Inp ut), debe estar abierta o alta si no se desea blanq uear
un ce ro d ecim a l.
N ota 2 . Cu an do se ap lica u n nivel lg ico b ajo d irecta m en te a la en tra d a B la nkin gIn pu t (B I), tod a s la s sa lid a s d e los se g m en tos se ap a ga n, sin im p orta r
el nive l d e cua lq uiera d e la s entra d a s.
N ota 3. Cua nd o la entra d a R ip p le-B la nking Inp ut (R B I) y la s entra d a s D , C, B y
A estn en un nivel b a jo con la entra d a p rueb a d e l m p a ra s (La m p Te st,
LT) en n ivel alto, tod a s la s sa lid a s d e los seg m en tos p a sa n a ap a ga d o
FIG U R A

2 .3

A RREGLO DE 7 LEDs CUYO S NO DO S ES T N


C O N E C TA D O S A U N P U N T O C O M N

(Off) y la salida Ripple-Blanking Output (RBO) pasa a un nivel bajo (condicin


d e resp uesta ).
N ota 4. Cua nd o la sa lid a B la nking In p u t/R ip ple B la nking O utput (B I/R B O ) est
a b ierta o se m a ntien e en u n nivel alto y se ap lica u n nivel b ajo a la en tra d a

EN TR A D A S

DECIMAL
O

SA LID A S

B I/

La m p -Te st, tod a s la s sa lid a s d e los se g m e n tos se e n cie n d en (O n ).


N O TA

LT

RBI

BO

1O

11

12

13

14

15

BI

RBI

LT

FUNCIN

En la tabla anterior [del CI-7447], O = On,


F = oFf. La fig. 2.4 muestra los resultados que se
obtienen en el display para las diferentes
combinaciones binarias de las entradas: D = 8, C
= 4, B = 2 y A = 1, de acuerdo con la tabla del CI7447.
1

FIG U R A 2 .4 R E SU LTA D O D E LO Q U E S E V E E N EL D IS P L A Y C UA N D O S E
IN G R ESA UN C D IG O B IN A R IO D E 4-B its

TA BLA D E F UN C I N D E L C I-7446/47
N ota 1 . La e n tra d a B I (B la n kin g -In p u t) p u e d e e sta r a b ie rta o m a n te n id a e n u n
nivel lg ico a lto, cua nd o en la sa lid a se necesita n la s funciones 0-1 5 . RB I

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FIGURA 2.5 FORM A DE CONECTAR UN DECODIFICADOR


D E B C D -A -7 S EG M E N TO S D E N O D O C O M N

La fig. 2.5 muestra la conexin del decodificador


CI-7447 con un display de 7 segmentos de nodo-comn
[las resistencias son para limitar la corriente que
circula por los LEDs]. Se observa que cuando no se
utilizan las entradas LT, RBI y RBO, se las conecta
a VCC.
Decodificador de BCD-A-7 Segmentos de Ctodo Comn (CI7448).- Este decodificador [fig. 2.6] sirve para
comandar un display de 7-segmentos de ctodo comn,
como se muestra en la fig. 2.7. Todos los ctodos
estn conectados a tierra [GND], mientras que los
nodos son independientes y representan cada uno
de los segmentos del display. Al igual que antes,
tambin es necesario limitar la corriente que circula
por el LED que se enciende, para ello se utiliza
una resistencia de 330 aproximadamente para cada
segmento.

FIG U R A

FIG U R A

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Can

2 .7

2 .6

C I- 7 4 4 8 D E C O D IF IC A D O R D E B C D A 7S EG M E N TO S D E C T O D O C O M N

A R R E G L O D E 7 L E D s C U Y O S C TO D O S E S T N
C O N E C TA D O S A U N P U N T O C O M N

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La fig. 2.8 muestra la forma de conectar el


decodificador CI-7448 con un display de 7 segmentos
de ctodo-comn. Tambin aqu se observa que cuando
no se utilizan las entradas LT, RBI y RBO, se las
conecta a VCC.

FIG U R A

2 .8

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decodificador de BCD-a-7 segmentos; en esos casos


se utilizan los arreglos de displays en forma
multiplexada. Un ejemplo se muestra en la fig. 2.9,
en la que se han ensamblado 4-displays de 7-segmentos
de ctodo comn. Aqu, los segmentos a de cada
display estn conectados en forma comn, lo que mismo
ocurre con los segmentos b, c, etc.

C O N E X I O N E S D E U N D E C O D IF IC A D O R
BCDA-7 SEGMENTOS DE CTODO COMN

FIG U R A 2 .1 0

FIG UR A 2.9 A RR EG LO D E 4 D isplays

C O N E X IO N E S D E U N A R R EG LO D E D ISP L A Y S D E C T O D O
COM N

Displays Multiplexados.- En muchas ocasiones es


necesario comandar varios displays pero con un slo

En este tipo de display, slo debe encenderse


un dgito cada vez, mientras que los otros estn
apagados o desactivados, para comandar esta
situacin, se utilizan transistores NPN, conectados

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en la forma que se muestra en la fig. 2.10. El


contador mdulo-4, conjuntamente con el decodificador
de 2-a-4, sirve para asegurar que slo se active
uno de los displays, mientras los otros permanezcan
apagados. El arreglo de 4-MUX de 2-a-1 sirve para
permitir el ingreso de nueva informacin BCD cuando
la entrada de seleccin est en 1L o para mostrar
la informacin previamente almacenada en la memoria
FIFO [First In - First Out], cuando la entrada de
seleccin es 0L. La informacin para cada display
sale de la memoria FIFO y debe ingresar por las
entradas [D, C, B, A] del decodificador, la memoria
debe estar sincronizada con el contador comandado
por el reloj [oscilador] de barrido libre.

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chip, el decodificador y las resistencias limitadoras


de corriente. Este es un CI muy prctico porque ocupa
poco espacio y disminuye las conexiones externas,
la desventaja es que resulta costoso. En el mercado
existen algunos tipos de tales dispositivos.
Til311 Display Hexadecimal con Decodificador.- El display
y la lgica MSI-TTL se encuentran en el mismo CI.
Contiene un retenedor de 4-bits, un decodificador,
y un arreglo de 4x 7 LEDs para los caracteres y 2-LEDs
ms para punto decimal [dp] comandados externamente
[fig. 2.12]. Este decodificador acepta un nmero
binario de 4-bits y muestra la informacin en
hexadecimal.

FIG U R A

FIG U R A

2 .1 2

TIL3 1 1

Descripcin de los pines

2 .1 1

Displays con Decodificador Incluido.- La fig. 2.11 muestra


un display de 7-segmentos que incluye, en el mismo
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Can

Pin 1

Fuente de polarizacin para los LEDs [VCC]

Pin 2

Retenedor para la entrada del dato B [Latch Strobe]

Pin 3

Retenedor para la entrada del dato A

Pin 4

LED para el punto decimal [izquierda]

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Pin 5

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Retenedor para habilitar la entrada

Pin 6

Omitido [No se utiliza]

Retenedores para las


entradas de datos [D,

Pin 7

Tierra comn [GND]

C, B, A]

Pin 8

Entrada para blanqueo [Blanking Input]

Pin 9

Omitido [No se utiliza]

Pin 10

LED para el punto decimal [derecha]

Pin 11

Omitido [No se utiliza]

Pin 12

Retenedor para la entrada del dato D

Pin 13

Retenedor para la entrada del dato C

Pin 14

Fuente de polarizacin para la lgica MSI-TTL [VCC]

FU N CI N

P IN N

LEDs para el punto


decimal

4, 10

Los datos de estas entradas ingresan


a los retenedores cuando la entrada
de habilitacin est en 0L. La
ponderacin de estas entradas es:
D = 8; C = 4; B = 2; A = 1
Estos LEDs no estn conectados a
la lgica del chip. Si se utiliza un
punto decimal, se debe conectar una
resistencia externa u otro mecanismo
de limitacin de corriente en serie con
el pin.

Fuente de polarizacin
para los LEDs

Esta conexin permite usar una


fuente DC regulada separada para
polarizar los LEDs, o se puede
conectar externamente a VCC .

Fuente de polarizacin
para la lgica

14

Conexin a VCC para la lgica del chip.

D ESCR IP CI N

Cuando es 0L, el dato en los


retenedores de datos sigue las
Retenedor
para
habilitar la entrada [LS
= Lactch Strobe Input]

12, 13,
2, 3

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variaciones de los datos de entrada.


Cuando es 1L, el dato de los
retenedores no cambia. Si se
blanquea el display y entonces se lo

Tierra comn [GND]

Este es el terminal negativo para toda


la lgica interna y para los LEDs de
los caracteres, excepto para los
puntos decimales.

restablece, mientras la entrada de


habilitacin est en 1L, se vuelve a
presentar el carcter anterior.

Entrada para blanqueo


[BI = Blanking Input]

Cuando es 1L, el display se blanquea


sin importar el nivel de las otras
entradas. Cuando es 0L, se muestra
8

un carcter que est determinado por


el dato de los retenedores. La entrada
de blanqueo puede utilizarse para
modular la intensidad.

FIG U R A 2 .1 3

R E S ULTA D O S E N E L T IL 3 1 1 ,
D ISP LA Y H EX A D ECIM A L

Los resultados que se observan en el display


TIL311 para los valores de los datos binarios en
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Can

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los retenedores de entrada se muestran en la fig.


2.13.
Dispositivos de Cristal Lquido (Liquid Crystal Device LCD).Los displays del tipo LCD [fig. 2.14] requieren de
una seal alterna de bajo voltaje [3 - 15 VRMS] y
de baja frecuencia [25 - 60 Hz], consumen muy poca
energa.

FIG U RA
LC D

2 .1 4

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externa.
Manejo de un LCD.- Un segmento LCD se activa
cuando se le aplica un voltaje ac entre el segmento
y el plano posterior y se apaga cuando no hay
voltaje entre esos terminales. En vez de generar
una seal ac para un segmento, es prctica comn
producir el voltaje requerido aplicando ondas
cuadradas desfasadas entre el segmento y el plano
posterior, como se muestra en la fig. 2.15.

D ISP LA Y

El voltaje ac que se necesita para encender un


segmento, se aplica entre el segmento y el plano
posterior, que es comn a todos los segmentos. El
segmento y el plano posterior forman un capacitor
que requiere muy poca corriente si la frecuencia
ac se mantiene baja, no inferior a 25Hz, porque esto
producira un parpadeo visible. Puesto que necesitan
mucha menos energa que los LEDs, los LCDs se
utilizan ampliamente en dispositivos que trabajan
con bateras. Los LCDs no emiten luz slo la
reflejan, por eso requieren una fuente de luz

Una onda cuadrada de 40Hz se aplica al plano


posterior y tambin a la entrada de una compuerta
XOR. La otra entrada a la compuerta XOR sirve para
comandar el encendido y apagado del segmento.
Cuando la entrada de comando est en un nivel bajo

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FIG UR A 2.15

FO RM A D E CO M A N D A R UN SEG M ENTO
LC D

Can

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(0L), la salida de la XOR ser exactamente la misma


que la onda de entrada de 40Hz; la diferencia de
potencial entre el segmento y el plano posterior
(Vsp) es cero, entonces el segmento se apaga.
Cuando la entrada de comando est en un nivel alto
(1L), la salida de la compuerta XOR es el complemento
de la onda de entrada de 40Hz, entonces la diferencia
de potencial entre el segmento y el plano posterior
vara entre +5V y -5V a una frecuencia de 40Hz, esta
seal permite el activado del segmento.
La fig. 2.16 muestra un display LCD comandado
por un decodificador de BCD-a-7 segmentos tipo
MOSFET.

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Los cristales lquidos son conjuntos de molculas orgnicas


transparentes y alargadas que tienden a formar redes regulares,
pero que se deforman fcilmente. Adems, poseen otras
caractersticas elctricas y pticas, las propiedades de la luz
que atraviesa una capa de cristal lquido dependen de la
orientacin de la molcula. La caracterstica elctrica proporciona
el medio para hacer girar las molculas mediante la aplicacin
de un campo elctrico.

Dispositivos de Cristal Lquido .- El trmino cristal lquido


presenta una ambigedad en su nombre que concuerda
plenamente con su cualidad de ser una sustancia que exhibe
al mismo tiempo caractersticas de lquido y de slido. Esto
se debe a que las molculas de este tipo de sustancia pueden
desplazarse unas respecto de otras con mucha facilidad [como
en un lquido], pero aun as, tienden a conservar una orientacin
comn, de manera anloga a lo que pasa en un slido cuando
forma estructuras cristalinas. Tienen la facultad de presentar
caractersticas electro-pticas, que fueron descubiertas por
el ao 1970, estas propiedades que presentan algunos lquidos
forman cristales que polarizan la luz cuando se los somete a
la accin de un campo elctrico. El mbito de aplicaciones es
muy amplio: relojes digitales, calculadoras, instrumentos de
medida, monitores de computadores, etc.

Displays de Plasma.- [Plasma Displays Panel PDP] de manera simple,


FIG U RA

2.1 6

CIR CU ITO P A RA CO M A ND A R UN D ISP LA Y D E CR ISTA L


LQ U ID O

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una celda de plasma ac consiste de dos placas de vidrio separadas


por un espacio lleno de gas. En la superficie interior de las placas
hay dos conjuntos, horizontal y vertical, de electrodos transparentes
cubiertos con una delgada capa aislante.

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Esto crea un display monocromtico ntido que tiende a emitir un


brillo desde el naranja hasta el azul una vez que se excita al gas
encerrado; el color depende de la mezcla de gas. Para aadir color,
en cada celda se pone algn compuesto de fsforo que emite el color
deseado cuando incide luz ultravioleta. Los compuestos de fsforo
estn separados por pequeos surcos de modo que cuando se aplica
voltaje a una capa de fsforo, las otras capas no se excitan a menos
que as se desee. Las TV de pantalla plana crean imgenes utilizando
una matriz plana y fija de forma cuadrada o rectangular de pixeles
[Picture Elements]. Las imgenes que se forman de esta manera,
son muy ntidas porque la informacin del color y la luz de la pantalla
se controla digitalmente a nivel de pixel [un punto de la pantalla].
Cada sub-pixel individual, se enciende o se apaga con su propio
electrodo. Controlando cuidadosamente el voltaje aplicado, la intensidad
de cada sub-pixel puede tener un rango de 256 tonos. Combinando
los 3 sub-pixeles, se genera una paleta de 16,7 millones de colores;
[256 tonos de rojo x 256 tonos de verde x 256 tonos de azul]. Este
increible nivel de precisin, junto con una pantalla totalmente plana,

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Carry [Exceso]

0 1 0 1 A =

A3 A2 A1 A0

1 1 0 1 B =

B3 B2 B1 B0

Exceso final 0 0 1 0 S = CO S3 S2 S1 S0
En la operacin aritmtica del ejemplo anterior,
se puede observar que lo primero que se suma son
los bits menos significantes [B0, A0] lo que genera
una suma parcial, que es lo que se escribe [S0] y
un exceso parcial [carry] que se lleva a la siguiente
columna. Para la suma de los siguientes bits, se
suman los bits de Ai y Bi correspondientes ms lo
que se trae de la columna anterior Ci. El exceso
final es parte de la respuesta.

permite que la TV tenga una imagen geomtrica perfecta y enfocada


de arriba hacia abajo y de esquina a esquina. Otra ventaja de este
tipo de pantallas es que no se ven afectadas por campos elctricos.

Sumador Aritmtico Binario.- Una de las operaciones


bsicas que realiza un computador es la suma
aritmtica, en base a la cual se pueden realizar
operaciones
matemticas
ms
complejas
como
multiplicacin,
divisin,
exponenciacin,
integracin, diferenciacin, etc., de ah que resulte
importante conocer cmo funciona y cmo disear este
dispositivo. Para ello se realizar un ejemplo de
una suma binaria de dos nmeros de 4-bits cada uno,
como se indica a continuacin.

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Can

FIG U R A

2.1 7

SU M A D O R B IN A R IO D E 4-B its

Esta operacin puede visualizarse de mejor manera


con el diagrama de bloques de la fig. 2.17, como
puede verse, el primer bloque del sumador tiene dos
entradas de datos: A0 y B0 y dos salidas: S0 y un
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Can

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exceso parcial CO que ingresa al siguiente bloque,


por eso recibe el nombre de medio sumador [HalfAdder]; los otros bloques todos ellos tienen tres
entradas de datos: Ai, Bi [bits de A y B] y Ci [exceso
parcial de la columna anterior] y generan dos
salidas: Si y Co, cada uno de ellos recibe el nombre
de sumador completo [Full-Adder].
En primer lugar se realizar el diseo del medio
sumador [fig. 2.18], para esto se utilizar la tabla
de funcin que se indica a continuacin.
BO

AO

CO

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diagrama de bloques se muestra en la fig. 2.20, se


disea en base a la tabla de funcin correspondiente.
Ci

Bi

Ai

Si

Co

De aqu se deduce que

FIG U R A 2.2 1

S UM A D O R CO M P LETO CO N CO M P U ER TA S N A N D

De la tabla se obtienen las ecuaciones booleanas


para las funciones de salida.
F IG U R A 2 .1 9
SUM ADOR
CO M P U ER TA S N A N D

B IN A R IO

CO N

La fig. 2.19 muestra el circuito lgico del medio


sumador con compuertas NAND.
De

igual manera, el sumador completo, cuyo

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El circuito lgico de un sumador completo,


utilizando compuertas NAND, se muestra en el diagrama
de la fig. 2.21.
CI-7483 y CI-74283.- Con los sumadores medio y completo
se puede implementar un sumador de cualquier nmero
de bits. En el mercado existen sumadores aritmticos
binarios para nmeros de 4-bits, el CI-7483, cuya
distribucin de pines se muestra en la fig. 2.22
[el CI-7483 (superior) y el CI-74283 (inferior) es
el mismo, pero con una distribucin de pines
deferente].

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se obtiene del cuarto bit. Los sumadores se disean


de manera que los niveles lgicos de las entradas
y las salidas, incluso el carry, estn en su forma
verdadera. Diseados para media y alta velocidad,
los circuitos utilizan lgica TTL [Lgica TransistorTransistor] de alta velocidad y alto fan-out, pero
son compatibles con las familias DTL. La siguiente
es la tabla de verdad del sumador de 4-bits.
SA LID A S
CU A N D O
EN TR A D A S

A1

B1
A3

FIG U R A

2.2 2

SU M A D O R ES A R ITM TICO S B IN A R IO S D E 4-B its

En realidad, este CI dispone de 4-sumadores


completos, lo que facilita la construccin de
sumadores binarios de mayor nmero de bits. Estos
sumadores completos realizan la suma de 2-nmeros
de 4-bits. Las salidas de suma [S], se proporcionan
para cada bit y el exceso [carry] resultante [CO]
Carlos Novillo Montero

Can

- 1 38 -

A2
B3

CU A N D O

CO = 0

B2
A4

1
B4

CO = 1
CU A N D O

CU A N D O

C2 = 0

C2 = 1

C2

2
3

1
C4

C2

2
3

C4

Carlos Novillo Montero

Can

CA P TU LO 2 - D IS P O S ITIVO S L G ICO S M S I

- 1 39 -

CA P TU LO 2 - D IS P O S ITIVO S L G ICO S M S I

- 1 40 -

tiempo para generar el carry final.


La caracterstica full look ahead [exceso
anticipado (adelantado)] del CI-7483 en los 4-bits
para generar el carry final, tpicamente es de 10ns.
Estos circuitos se fabrican con inversin-simple,
circuitos de conexin darlington con carry serial
de alta velocidad dentro de cada bit.

Sumador - Restador.- Mediante el uso del CI-7483,


se puede implementar un circuito que, en base a una
seal externa, pueda sumar cuando la seal externa
sea 0L o restar cuando la seal externa valga 1L.
La fig. 2.24 muestra una forma de hacerlo [complemento a 2].

Aplicaciones del Sumador en CI.- Como aplicaciones


prcticas del CI-7483 se estudiarn los siguientes
casos: a) Sumador binario de 8-bits; b) SumadorRestador de 4- y 8-bits [incluido el signo] y c)
Sumador BCD de 1- y 2-dgitos BCD.

FIG U R A

2.23

FIG U R A 2 .2 4
S U M A D O R -R E STA D O R D E N M E R O
D E 4-B its [IN CLUID O EL SIG N O ] EN CO M P LEM ENTO
a 2
SU M A D O R B IN A R IO D E 8-B its

Sumador Binario de 8-bits.- Para implementar este


circuito digital se requieren dos CI-7483, conectados
de la forma que se indica en la fig. 2.23. De esta
manera se puede expandir el nmero de bits del
sumador, el problema que se acumula el retardo de

En este caso la magnitud de los nmeros est


definida por los 3-bits menos significantes, el bit
ms significante, en realidad, representa el signo
[S] de A, B y de la respuesta respectivamente. Las
compuertas XOR, permiten dejar que el valor de B

Carlos Novillo Montero

Carlos Novillo Montero

Can

Can

CA P TU LO 2 - D IS P O S ITIVO S L G ICO S M S I

- 1 41 -

pase sin complemento cuando la entrada de comando


sea 0L [suma] y que se complemente el valor de B
cuando la entrada de comando sea 1L [resta]. En el
circuito de la fig.2.24, la respuesta est limitada
a 7 y est expresada en complemento a-2.
La fig. 2.25 es un Sumador-Restador para nmeros
de 8-bits, la letra S representa el signo de los
nmeros A, B y de la respuesta que se limita a 127.

FIG UR A 2.25
SUM A D O R-RESTA D O R D E N M E R O S D E 8B its [IN CLUID O EL
S IG N O ] EN CO M P LEM EN TO a 2

CA P TU LO 2 - D IS P O S ITIVO S L G ICO S M S I

- 1 42 -

el resultado de la suma de A y B sea menor que 10


y sumar 6 [01102] cuando el resultado es mayor que
9, este procedimiento recibe el nombre de Ajuste
Decimal [Decimal Adjust DA].
CO

S3

S2

S1

SO

D. A.

Sumador BCD.- Muchas veces se deben realizar


operaciones aritmticas con datos expresados en BCD
y se requiere un resultado tambin BCD. Sin embargo,
el sumador solo produce resultados en binario natural
y no en BCD como se necesita. Para obtener el valor
BCD correcto se requiere hacer un ajuste. El
algoritmo consiste en sumar el valor 0 [00002] cuando

La tabla anterior muestra todos los posibles


resultados que se obtendran al sumar dos nmeros
de 1-dgito BCD cada uno. Mediante el uso del Mapa-K
se deduce la ecuacin booleana de la funcin para
el DA. Despus de realizar las agrupaciones
adecuadas, el ajuste decimal est dado por la

Carlos Novillo Montero

Carlos Novillo Montero

Can

Can

CA P TU LO 2 - D IS P O S ITIVO S L G ICO S M S I

- 1 43 -

siguiente ecuacin.

CA P TU LO 2 - D IS P O S ITIVO S L G ICO S M S I

- 1 44 -

en la fig. 2.26, las veces que sea necesario. La


salida D.A. [carry] es parte de la respuesta, no
as la salida CO del CI-7483 que realiza el ajuste
decimal.

DA = S3S2 + S3S1 + CO, o tambin


DA = S3(S2 + S1) + CO

FIG U RA 2 .2 6 SU M A D O R D E 2 N M ER O S D E
U N D G ITO B C D

FIG U R A 2 .2 7

El circuito de la fig. 2.26 muestra un sumador


de 1-dgito BCD, con Ajuste Decimal [Carry]. Para
valores que requieren un mayor nmero de dgitos
BCD, para cada dgito BCD se utiliza la misma
circuitera del sumador de 1 dgito BCD, indicada
Carlos Novillo Montero

Can

S U M A D E 2 N M E R O S D E 2 -D G ITO S B C D

La fig. 2.27 muestra un sumador que acepta


operandos de 2-dgitos BCD cada uno, y genera una
respuesta
tambin
expresada
en
BCD.
Este
procedimiento puede expandirse para obtener sumadores
BCD de mayor nmero de dgitos BCD.

Carlos Novillo Montero

Can

CA P TU LO 2 - D IS P O S ITIVO S L G ICO S M S I

- 1 45 -

Unidad Aritmtica y Lgica [Arithmetic Logic Unit ALU].Es un dispositivo que realiza operaciones aritmticas
[suma, resta] y varias operaciones lgicas [AND,
OR, etc.] con dos operandos [registros]: Reg-A y
Reg-B de x-bits [donde x = 4, 8, 16, etc.] cada uno,
para eso requiere de algunas entradas de seleccin
[S] de la operacin que se realizar. El resultado
de la operacin normalmente se almacena en el
Registro A [Acumulador]. La ALU es una parte muy
importante dentro de la CPU. La fig. 2.28 muestra
el diagrama de bloques de una ALU tpica de 8-bits.

FIG U R A 2 .2 8

CA P TU LO 2 - D IS P O S ITIVO S L G ICO S M S I

- 1 46 -

entrada M y las entradas de seleccin [S3, S2, S1,


SO] como se indica en la siguiente tabla. Obsrvese
que los identificadores A, B y F en la tabla se
refieren a palabras de 4-bits [A3, A2, A1, AO], [B3,
B2, B1, BO] y [F3, F2, F1, FO] y los smbolos . y +
se refieren a las operaciones AND y OR lgicas.

A . L. U .

CI-74LS181 [ALU/Generador de Funcin].- Las ALU MSI


tienen operandos de 4-bits y de tres a cinco entradas
de seleccin de operaciones, permitiendo la
realizacin de hasta 32 funciones diferentes.
La fig. 2.29 muestra la distribucin de pines
de la ALU 74LS181 de 4-bits. El tipo de operacin
que realiza el CI-74181 se selecciona mediante la

La entrada M del 181 selecciona entre las


operaciones aritmticas y lgicas. Cuando M = 1,
se seleccionan las operaciones lgicas y cada salida
Fi es funcin slo de las correspondientes entradas
de datos, Ai y Bi [bit-a-bit]. No se propagan los

Carlos Novillo Montero

Carlos Novillo Montero

Can

FIG UR A

2.29

CI-74 18 1 A LU/G ENER A D O R D E FUN CIO N ES

Can

CA P TU LO 2 - D IS P O S ITIVO S L G ICO S M S I

- 1 47 -

excesos [carry] entre las etapas y se ignora la


entrada CN [carry in]. Las entradas [S3, S2, S1, SO]
seleccionan una operacin lgica particular; puede
seleccionarse cualquiera de las 16 operaciones
combinacionales
lgicas diferentes sobre dos
variables.
Tabla de Funciones realizadas por la ALU
74LS181 de 4-bits.
En tra d a s

Fun cin

S3

S2

S1

S0

M = O [a ritm tica ]

M = 1 [lg ica ]

F = A m enos 1 m s Ci

F = A

F = A .B m enos 1 m s Ci

F = A + B

F = A .B m e n os 1 m s C i

F = A + B

F = 1 11 1 m s Ci

F = 1 11 1

F = A m s (A + B ) m s Ci

F = A . B

F = A .B m s (A + B ) m s Ci

F = B

F = A m enos B m enos 1 m s Ci

F = (A r B )

F = A + B m s Ci

F = A + B

F = A m s (A + B ) m s C i

F = A . B

F = A m s B m s Ci

F = A r B

F = A B m s (A + B ) m s C i

F = B

F = A + B m s Ci

F = A + B

F = A m s A m s Ci

F = 0 00 0

F = A .B m s A m s Ci

F = A . B

F = A .B m s A m s C i

F = A . B

F = A m s Ci

F = A

Cuando M = O, se seleccionan las operaciones


aritmticas, se propagan los excesos entre las etapas
y se usa el Ci como una entrada de exceso a la etapa
ms significante. Para operaciones de ms de 4-bits,
Carlos Novillo Montero

Can

CA P TU LO 2 - D IS P O S ITIVO S L G ICO S M S I

- 1 48 -

pueden conectarse varias ALU en cascada, con el


exceso de salida [Co] de cada ALU conectado al exceso
de entrada [Ci] de la etapa siguiente ms
significante. Las mismas seales de seleccin de
funcin [M, S3, S2, S1, SO] se aplican a todos los
181 en la cascada.
Para realizar una suma en complemento a dos, se
usa [S3,S2,S1,SO] para seleccionar la operacin A
ms B ms Ci. La entrada Ci de la ALU menos
significante est normalmente en 0 durante las
operaciones de suma. Para realizar una resta en
complemento a dos, se usa S3 y SO para seleccionar
la operacin A menos B menos 1 ms Ci. En este caso
la entrada Ci de la ALU menos significante est en
1, ya que Ci acta como el complemento del carry
durante la resta.
El
181
proporciona
otras
operaciones
aritmticas, como A menos 1 ms Ci, que son tiles
en algunas aplicaciones [por ejemplo, decrementar
en 1]. Tambin proporciona muchas operaciones
aritmticas raras, como A.B ms (A + B) ms Ci,
que casi nunca se usan en la prctica.
Obsrvese que las entradas del operando
[A3,A2,A1,AO] y [B3,B2,B1,BO] y las salidas de la
funcin [F3,F2,F1,FO] del 181 son activas bajas.
El 181 tambin puede usarse con las entradas de
los operandos y las salidas de la funcin en activa
alta. En este caso, debe construirse una versin
diferente de la tabla de la funcin. Cuando M = 1,
Carlos Novillo Montero

Can

CA P TU LO 2 - D IS P O S ITIVO S L G ICO S M S I

- 1 49 -

las operaciones lgicas an se realizan, pero para


una combinacin de entrada dada en [S3,S2,S1,SO],
la funcin obtenida es precisamente la dual de la
listada en la tabla anterior. Cuando M = O, se
realizan las operaciones aritmticas, pero la tabla
de funcin es de nuevo diferente. Refirase a la
hoja de datos del 181 para ms detalles.
CI-74LS381 y CI-74LS382 [ALU/Generadores de Funcin].Otra ALU MSI, el CI-74LS381 [y el CI-74LS382] que
se muestra en la fig. 2.30, codifica sus entradas
de seleccin ms compactamente y proporciona slo
ocho diferentes funciones tiles, como se detalla
en la tabla siguiente.

CA P TU LO 2 - D IS P O S ITIVO S L G ICO S M S I

- 1 50 -

La nica diferencia entre el 381 y el 382 es


que uno proporciona salidas de exceso anticipado
en grupo mientras que el otro proporciona salidas
de exceso y desborde propagado.
En tra d as
Fun cin
S2

S1

S0

F = 0 00 0

F = B m e n os A m e n os 1 m s C i

F = A m e n os B m e n os 1 m s C i

F = A m s B m s Ci

F = A rB

F = A + B

F = A .B

F = 1 11 1

Multiplexor o Selector de Datos .- Es un dispositivo


que acepta varias entradas de datos, pero solo deja
pasar una de ellas a la salida. Cuando se ha
seleccionado una seal, las otras no tienen efecto
sobre la salida. Los multiplexers pueden ser
analgicos o digitales. El MUX-analgico [fig. 2.31],
generalmente es mecnico y la seleccin de los
canales se la hace manualmente [tambin puede ser
electromecnico].
En el MUX-digital, la seleccin de los canales
se la hace mediante entradas de comando digital,
a veces conocidas como entradas de direccin [fig.
2.32].
FIG UR A

2.30

CI-74 LS381 ALU/G ENER A D O R D E FUN CIO N ES

Carlos Novillo Montero

Can

Carlos Novillo Montero

Can

CA P TU LO 2 - D IS P O S ITIVO S L G ICO S M S I

- 1 51 -

CA P TU LO 2 - D IS P O S ITIVO S L G ICO S M S I
0

- 1 52 -

La ecuacin para Y, en cualquiera de las dos


formas de presentar el comportamiento del MUX, es

A continuacin se muestra un ejemplo de un MUXdigital de 2-entradas y 1-salida (MUX 2-1). La fig.


2.33 muestra el diagrama de bloques del MUX 2-1,
que se va a disear. Para esto se incluye la tabla
de funcin requerida.

Carlos Novillo Montero

En la tabla se puede observar que cuando S = 0L,


Y = A y cuando S = 1L, entonces Y = B. La fig. 2.34
muestra la implementacin del MUX 2-1 utilizando
compuertas A-O-N.

En muchas ocasiones es necesario incluir una


entrada para habilitacin del circuito integrado
[CI], conocida como Chip-Enable [CE = Habilitacin
Can

Carlos Novillo Montero

Can

CA P TU LO 2 - D IS P O S ITIVO S L G ICO S M S I

- 1 53 -

del Circuito]. Existen dos formas de hacer esto,


una de ellas utilizando compuertas AND de 3-entradas,
en las que la tercera entrada sirve para habilitar
o deshabilitar al multiplexer [figs. 2.35 y 2.36].
La entrada enable puede resultar til para
comandar la funcin del MUX. En este caso, se ha
incluido una entrada adicional a las compuertas AND.
En otras ocasiones puede ser ms conveniente usar
una compuerta de salida [OR] de 3-estados, con lo
que se consigue que cuando el MUX est deshabilitado
del sistema, prcticamente est desconectado del
mismo. En el mercado existen MUX de 2-1, 4-1, 8-1,
etc. que tienen entradas de seleccin, la salida
y una entrada de habilitacin. Entre otros: el CI74157, que tiene 4-MUX de 2-1, con entrada de
seleccin comn para los 4-MUX. El CI-74151, tiene
un MUX de 8-1, con 3-entradas de seleccin.
CI-74151.- Data Selector/Multiplexer 8-1. Contiene
en el chip toda la decodificacin binaria para
seleccionar la fuente de datos deseada. El CI-74151
selecciona 1-de-8 fuentes de datos [fig. 2.37]. Tiene
una entrada strobe [habilitacin] que debe estar
en un nivel lgico bajo para habilitar a este
dispositivo. Un nivel alto en la entrada strobe hace
que la salida Y est en un nivel alto y la salida
[o W cuando se la use] a un nivel bajo. A
continuacin se muestra la tabla de funcin del CI74151 [MUX de 8-a-1].
Carlos Novillo Montero

Can

CA P TU LO 2 - D IS P O S ITIVO S L G ICO S M S I

FIG U R A

2.3 7

- 1 54 -

CI-7 4 LS 1 5 1 D A TA SE LECTO R /M U LTIP LEX ER 8-a-1

EN TR A D A S
SELECCI N

SA LID A S

STR O B E

W =

D0

D1

D2

D3

D4

D5

D6

D7

0
0

CI-74157.- Cuatro selectores de datos/multiplexers


de 2-lneas-a-1-lnea comandados por una entrada
de seleccin [S] comn. Estos selectores de datos/
multiplexers tienen en el integrado inversores y
drivers para proporcionar la seleccin completa de
los datos a las cuatro compuertas de salida.

Carlos Novillo Montero

Can

CA P TU LO 2 - D IS P O S ITIVO S L G ICO S M S I

- 1 55 -

CA P TU LO 2 - D IS P O S ITIVO S L G ICO S M S I

- 1 56 -

Aplicaciones de los Multiplexers.- En los ltimos


tiempos se ha incrementado el uso de los multiplexers
en el diseo de dispositivos digitales. En este caso
se estudian dos aplicaciones: a) Incremento del
nmero de entradas; b) Implementacin de una funcin
booleana combinacional.

FIG U R A

2.3 8

CI-7 4 LS 1 5 7 CU A TR O D A TA SE LECTO R /M U LTIP LEX ER 2-a-1

Ejemplo 1).- Se dispone de MUX 2-1, implementar un


MUX 8-1. La solucin se muestra en la fig. 2.39.

Dispone de una entrada [strobe] para habilitacin


del chip, cuando G = 0 se habilita el chip y cuando
G = 1 se deshabilita y sus salidas permanecen en
nivel bajo [0L]. Una palabra de 4-bits se selecciona
de entre dos fuentes [A y B] y se la enruta a las
4-salidas [Y]. El CI-74157 [fig. 2.38] presenta los
datos reales, mientras que el CI-74158 presenta los
datos con inversin para minimizar los tiempos de
propagacin. A continuacin se muestra la tabla de
funcin proporcionada por el fabricante para los
CI-74157 y 74158 respectivamente.
E N T R AD A S
S E LE C T

74157

74158

Carlos Novillo Montero

Ejemplo 2).booleana.

S A LID A Y

S TR O BE

FIG U R A

2 .3 9

Implementar

la

siguiente

funcin

Para solucionar este tipo de problemas, primero


Can

Carlos Novillo Montero

Can

CA P TU LO 2 - D IS P O S ITIVO S L G ICO S M S I

- 1 57 -

conviene escribir la tabla d verdad. Luego se


determina el tipo de MUX que se utilizar, eso
depende del nmero de variables de entrada que tenga
la funcin que se va a implementar. Si la funcin
tiene n-variables de entrada, entonces se requiere
de un MUX de [n-1] entradas de seleccin, la cuarta
variable de entrada de la funcin se la utiliza para
conectarla, de manera apropiada, en las entradas
de datos del MUX [esta variable puede ser cualquiera
de las n-variables, pero es recomendable utilizar
la ms significante, que es lo que se har en este
caso].

CA P TU LO 2 - D IS P O S ITIVO S L G ICO S M S I

En este caso la funcin tiene 4-variables de


entrada, por tanto el MUX debe tener 3-entradas de
seleccin ([S2, S1, S0] para las variables menos
significantes de la funcin), por tanto ser un MUX
de 8-a-1. Para saber qu se conectar en cada una
de las 8-entradas del MUX se utiliza una tabla que
tiene 2-filas, en ella se muestran las entradas del
MUX [I0, I1, I2, I3, I4, I5, I6, I7] y los valores de
la funcin F<D,C,B,A> como se indica a continuacin.
IO

I1

I2

I3

I4

I5

I6

Carlos Novillo Montero

- 1 58 -

I7
[D = 0]
1

[D =1]

La fila superior corresponde a la variable


complementada [ ] porque en las 8 primeras
combinaciones de 0s y 1s, la variable D vale 0,
mientras que la fila inferior corresponde a D porque
las 8 combinaciones finales D vale 1. Cuando en una
columna hay dos-1s debajo se pone 1, como en las
columnas I0 e I6; cuando hay dos-0s debajo se pone
0, como en la columna I3; cuando en el casillero
superior hay un 0 y en el inferior hay un 1, debajo
se pone la variable ms significante D [columnas
I1 e I4]; cuando en el casillero superior hay un 1
y en el inferior hay un 0, debajo se pone la variable
ms significante complementada [ ], columnas I2 e
I5. El circuito resultante se muestra en la fig.
2.40.
Can

Carlos Novillo Montero

Can

CA P TU LO 2 - D IS P O S ITIVO S L G ICO S M S I

FIG U R A

- 1 59 -

CA P TU LO 2 - D IS P O S ITIVO S L G ICO S M S I

- 1 60 -

2 .4 0

Ejemplo 3).- Utilizando un MUX apropiado implementar


la siguiente funcin booleana.

Se requiere de un MUX 16-1, en las entradas de


datos I se ubicar la variable de entrada E, en su
forma normal o en su forma complementada de la manera
que se deduce de la siguiente tabla.

Demultiplexer/Decoder [Distribuidor de Datos].- El


demultiplexer realiza la funcin inversa al
multiplexer, es decir, tiene una seal de entrada
de datos I, y varias salidas hacia una de las cuales
se enviar la informacin de la entrada [en base
a un cdigo de seleccin], por tanto, a este circuito
tambin se lo conoce como enrutador.

I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 I10 I11 I12 I13 I14 I15


0

[E=0]

E [E=1]

Ejemplo.- Disear un DEMUX de 1-a-4 [una lnea de


entrada: I, y 4 lneas de salida: Y0, Y1, Y2 y Y3].

El criterio para la conexin de las entradas al


MUX es el mismo que el ejemplo anterior. El circuito
resultante se muestra en la fig. 2.41.
Para llevar a cabo este proceso se requieren 2
Carlos Novillo Montero

Can

Carlos Novillo Montero

Can

CA P TU LO 2 - D IS P O S ITIVO S L G ICO S M S I

- 1 61 -

lneas adicionales de seleccin [S1 y S0], fig. 2.42.


A continuacin se muestra la tabla de funcin
del DEMUX 1-a-4, juntamente con las ecuaciones
booleanas para las funciones de salida. La tabla
adjunta es una forma resumida de la primera, pero
en ella est toda la informacin requerida para el
diseo, por tanto, de ella se pueden deducir las
ecuaciones de las variables de salida.
I

S0

S1

Y0

Y1

Y2

Y3

S1

S0

Y0

Y1

Y2

Y3

CA P TU LO 2 - D IS P O S ITIVO S L G ICO S M S I

- 1 62 -

El circuito lgico combinacional, con compuertas


A-O-N, se muestra en la fig. 2.43.
Decodificador [Decoder].- Disear un decoder de 2-a-4
[dos lneas de entrada: I1, I0, y 4 lneas de salida:
Y0, Y1, Y2 y Y3]. En este ejemplo se utilizar una
lnea adicional de habilitacin [G], fig. 2.44.
Tambin se muestra la tabla de funcin del
decoder 2-a-4, juntamente con las ecuaciones
booleanas para las funciones de salida y las
ecuaciones de las variables de salida.

I1

I0

Y0

Y1

Y2

Y3

El circuito lgico combinacional, con compuertas


A-O-N, se muestra en la fig. 2.45.

Carlos Novillo Montero

Can

Carlos Novillo Montero

Can

CA P TU LO 2 - D IS P O S ITIVO S L G ICO S M S I

- 1 63 -

CA P TU LO 2 - D IS P O S ITIVO S L G ICO S M S I

- 1 64 -

[G1], esto reduce la necesidad de compuertas o


inversores externos cuando se desea expandir. La
fig. 2.46 muestra la distribucin de pines y el
smbolo esquemtico del Demux/Decoder 3-8. La tabla
de funcin se muestra a continuacin.

Al comparar el diagrama de bloques y el circuito


A-O-N del DEMUX con los del decodificador que se
acaban de disear, se deduce que estructuralmente
son iguales, por eso se los conoce como
Decoder/DEMUX, debido a que cumplen exactamente la
misma funcin. En los manuales de los fabricantes
constituyen un mismo circuito, solamente que se debe
tener cuidado de cmo utilizar las entradas.
FIG U R A

CI-74138.- Decoder/Demultiplexer 3-8. Diseado para


aplicaciones de alta velocidad como: decodificadores
de direccin de memorias o en aplicaciones que
requieren enrutamiento de datos. El CI-74138
decodifica 1 de 8 lneas dependiendo de las
condiciones de 3 entradas de seleccin [C, B, A]
y de 3 entradas de habilitacin [G1, G2A, G2B], 2 de
ellas con nivel activo bajo [G2 = G2AG2B en la tabla
de funcin del CI-74138] y una con nivel activo alto
Carlos Novillo Montero

Can

2.4 6

CI-74LS138 DECODER/DEM ULTIPLEXER 3-8

EN TR A D A S
H A B ILI-

S ELE C-

TA CI N

CI N

SA LID A S

G1

G2

YO

Y1

Y2

Y3

Y4

Y5

Y6

Y7

Carlos Novillo Montero

Can

CA P TU LO 2 - D IS P O S ITIVO S L G ICO S M S I

- 1 65 -

CA P TU LO 2 - D IS P O S ITIVO S L G ICO S M S I

- 1 66 -

H A B ILITA CI N

Y0

Y1

Y2

Y3

EN TR A D A S

CI-74139.- Decoder/Demultiplexer 2-4 [fig. 2.44].


Dispone de 2 decodificadores individuales de 2-lineas
a 4-lneas, en un solo paquete. La entrada de habilitacin de nivel activo bajo se la puede utilizar
como una lnea de datos en aplicaciones de
multiplexado. La fig. 2.47 muestra el smbolo del
Demux/Decoder 2-4 adjunto a la tabla de funcin que
da el fabricante.

SELECCI N

SA LID A S

Aplicaciones de los Decodificadores.- Puesto que los


decodificadores generan todos los minterms, por
ejemplo Y0 genera el minterm m0, etc. [fig. 2.48],
se los puede utilizar para generar funciones
booleanas expresadas en la forma cannica disyuntiva.

El nmero de variables de la funcin booleana


indica el tipo de decodificador que se requiere;
por ejemplo, para implementar una funcin de 3variables de entrada, se requiere de un decodificador
de 3-8, como en el siguiente ejemplo.
FIG U R A

2.4 7

Carlos Novillo Montero

CI-7 4 LS 1 3 9 2 D EC O D ER /D EM U X 2-4

Can

Carlos Novillo Montero

Can

CA P TU LO 2 - D IS P O S ITIVO S L G ICO S M S I

- 1 67 -

entonces el decodificador de 3-a-8, es decir 3-lneas


de entrada y 8-lneas de salida, cada salida genera
un trmino mnimo. Para esta funcin se requieren
las salidas Y1 = m1; Y2 = m2; Y4 = m4 y Y6 = m6. de
modo que

CA P TU LO 2 - D IS P O S ITIVO S L G ICO S M S I

- 1 68 -

para F2. Se ha incluido la tabla de verdad para


facilitar la implementacin.

F<C,B,A> = Y1 + Y2 + Y4 + Y6

EN TRA D A S

La fig. 2.49 muestra la implementacin de la


funcin booleana pedida, para esto se utiliz un
decodificador de 3-a-8.
Ejemplo.- Utilizar un decodificador del nmero de
entradas adecuado, para implementarun circuit
o que genere las siguientes funciones lgicas.

El circuito de la fig. 2.50 muestra el generador


de funciones booleanas pedido, se utiliza un
decodificador de 4-8 con salidas de nivel activo
alto, una compuerta OR para la funcin F1 y otra
Carlos Novillo Montero

Can

Carlos Novillo Montero

SA LID A S

F1

F2

Can

CA P TU LO 2 - D IS P O S ITIVO S L G ICO S M S I

- 1 69 -

CA P TU LO 2 - D IS P O S ITIVO S L G ICO S M S I

- 1 70 -

Decodificador [Decoder].- Es un circuito combinacional


que convierte informacin binaria de n-bits de
entrada a un mximo de 2n lneas de salida nica.
Codificador [Encoder].- Es una funcin digital que
produce una operacin inversa a la de un
decodificador. Un codificador tiene 2n lneas de
entrada y n lneas de salida.
Codificador de Prioridad.- El problema de los
codificadores estudiados, es que se debe activar
[habilitar] una sola entrada a la vez, porque de
lo contrario, en las salidas , se producirn errores.
Para evitar este problema sa han diseado los
codificadores con prioridad, en los cuales, cuando
se habilita ms de una entrada, en la salida se
obtiene el cdigo de la entrada de mayor valor
[prioridad]. Los CI-74147 y 74148 son codificadores
con prioridad BCD y octal respectivamente.
CI-74147.- Es un codificador de prioridad de 10lneas decimales a 4-lneas BCD [fig. 2.51]. Sus
aplicaciones son: codificadores de teclado y
seleccin de rango.

FIG U RA 2.5 1
CI-7 4 1 4 7 CO D IFICA D O R CO N P RIO R ID A D D E 10 -LN EA S
D E CIM A L ES A 4 -LN E A S B C D

A continuacin se indica la tabla de funcin dada


por el fabricante. Se observa que las entradas se
habilitan con nivel activo bajo [0] y que las salidas
generan el complemento del valor BCD correspondiente.
EN TR A D A S

SA LID A S

CI-74148.- Es un codificador de prioridad de 8-lneas


de datos a 3-lneas binarias u octal [fig. 2.52].
Para conexiones en cascada se han proporcionado las
entradas de habilitacin EI y de salida EO para la
Carlos Novillo Montero

Can

Carlos Novillo Montero

Can

CA P TU LO 2 - D IS P O S ITIVO S L G ICO S M S I

- 1 71 -

expansin octal sin necesidad de circuitera externa.


Aplicaciones: codificadores de N-bits, convertidores
y generadores de cdigo. A continuacin se muestra
la tabla de funcin, en la que X significa no
importa o irrelevante y GS es la bandera de
prioridad.

CA P TU LO 2 - D IS P O S ITIVO S L G ICO S M S I

- 1 72 -

[8-bits de datos ms 1-bit de paridad] [fig. 2.53].


Las salidas odd/even [impar/par] y las entradas de
control facilitan la operacin en cualquier
aplicacin par o impar.

FIG U RA 2.5 3
D E 9-B its

CI-7 4 1 8 0 G EN ER A D O R /CH EQ U EA D O R D E P A R ID A D /IM P A RID A D

FIG U RA 2.5 2
CI-7 4 1 4 8 CO D IFICA D O R C O N P R IO R ID A D D E 8-LN EA S D E
D A TO S A 3-LN EA S B IN A R IA S
EN TR A D A S
de 1 s en
EN TR A D A S
EI

A2

A1

A2

GS

EO

CI-74180 [Chequeador/Generador de Paridad].- Es un


chequeador/generador de paridad par/impar de 9-bits
Carlos Novillo Montero

Can

PAR

IM P A R

PAR

IM P A R

PAR

IM P A R

PAR

IM P A R

A ha sta H

SA LID A S

SA LID A S

Dependiendo de si est generando o chequeando


paridad o imparidad, las entradas par o impar pueden
usarse como la entrada de paridad o el noveno bit.
La capacidad de la longitud de una palabra puede
expandirse fcilmente conectndolos en cascada. [Este
tipo de red combinacional se estudi en el captulo
Carlos Novillo Montero

Can

CA P TU LO 2 - D IS P O S ITIVO S L G ICO S M S I

- 1 73 -

1]. En la fig. 2.53, E = Even = Par; O = Odd = Impar;


en la tabla, EI = Even Input, OI = Odd Input.
Comparador de Magnitud.- En muchas aplicaciones de
sistemas digitales, es necesario saber la relacin
que existe entre 2 cantidades y en base a ello tomar
una decisin, en el caso de los lenguajes de
programacin se hace mediante la proposicin IF,
o alguna instruccin similar. La fig. 2.54 muestra
el diagrama de flujo de la instruccin IF A > B THEN.
Si no se cumple la condicin, el programa salta a
otra parte del programa; si se cumple contina con
la siguiente instruccin.
Otro ejemplo se da en los microcontroladores de
la serie 8051/52, con la instruccin CJNE
A,#datos,rel, que Compara-Salta-si-No-es-Igual (A
datos) una cantidad de pasos igual a rel. Ver fig.
2.55.

La comparacin de la magnitud de dos cantidades


puede realizarse con circuitos lgicos que permitan
comparar dos nmeros binarios (A y B) y cuya salida
indique cuando A > B, A = B o A < B. Como ejemplo
Carlos Novillo Montero

Can

CA P TU LO 2 - D IS P O S ITIVO S L G ICO S M S I

- 1 74 -

se hace el diseo de un comparador de magnitud para


nmeros de 2-bits cada uno [A = A1A0 y B = B1B0].
Las salidas [A > B; A = B; A < B] toman el valor
1L cuando se cumple la condicin respectiva y 0L en
cualquier otro caso.
En la siguiente tabla de verdad se muestra la
informacin de este comparador de magnitud. Abajo
se presentan las ecuaciones booleanas en su forma
cannica disyuntiva.
EN TR A D A S

SA LID A S

B1

B2

A1

A0

A > B

A = B

A < B

Carlos Novillo Montero

Can

CA P TU LO 2 - D IS P O S ITIVO S L G ICO S M S I

- 1 75 -

CI-7485 Comparador de Magnitud.- [Para nmeros de 4bits] Este comparador de magnitud es un circuito
lgico combinacional que permite comparar la magnitud
de dos cantidades binarias y genera tres salidas:
una para indicar si A es mayor que B [A > B], otra
para indicar si A es igual a B [A = B] y una tercera
para indicar si A es menor que B [A < B].

CA P TU LO 2 - D IS P O S ITIVO S L G ICO S M S I

- 1 76 -

ENTRADAS DE

ENTRADAS EN

COMPARACIN

CASCADA

SALIDAS

A3, B3

A2, B2

A1, B1

A0, B0

A>B

A=B

A<B

A>B

A=B

A<B

A3 > B3

A2 < B2

A3 = B3

A2 > B2

A3 = B3

A2 < B2

A3 = B3

A2 = B2 A1 > B1

A3 = B3

A2 = B2 A1 > B1

A3 = B3
A3 = B3

A2 = B2 A1 = B1

A0 > B0

A2 = B2 A1 = B1

A0 < B0

A3 = B3

A2 = B2 A1 = B1

A0 = B0

A3 = B3

A2 = B2 A1 = B1

A0 = B0

A3 = B3

A2 = B2 A1 = B1

A0 = B0

8 5 , LS 85 , S 85
A3 = B3

A2 = B2 A1 = B1

A0 = B0

A3 = B3

A2 = B2 A1 = B1

A0 = B0

A3 = B3

A2 = B2 A1 = B1

A0 = B0

L85

FIG U R A 2.5 6

CI-7 4 8 5 CO M P A R A D O R D E M A G N ITU D D E 4-B its

A3 = B3

A2 = B2 A1 = B1

A0 = B0

A3 = B3

A2 = B2 A1 = B1

A0 = B0

A3 = B3

A2 = B2 A1 = B1

A0 = B0

A3 = B3

A2 = B2 A1 = B1

A0 = B0

A3 = B3

A2 = B2 A1 = B1

A0 = B0

La fig. 2.56 muestra la distribucin de pines


del CI-7485, a continuacin se muestra la tabla de
funcin proporcionada por el fabricante.

Diseo con Circuitos MSI. Muchas aplicaciones

Carlos Novillo Montero

Carlos Novillo Montero

Can

requieren circuitos lgicos MSI, en ellos puede verse


que el diseo tradicional en base a tablas de verdad
y mtodos de simplificacin ya no puede aplicarse.
Lo
importante, en este caso, es conocer las
diferentes funciones lgicas y los tipos de CI
disponibles en el mercado y utilizarlos con ingenio
Can

CA P TU LO 2 - D IS P O S ITIVO S L G ICO S M S I

- 1 77 -

y creatividad. Esto se podr observar en los


siguientes casos que se presentan para que el alumno
los estudie a profundidad y saque sus propias
conclusiones.
Ejemplo 1.- En base al CI-74139 [decodificador 2-a-4lneas] construir un decodificador 4-a-16-lneas.
Una posible solucin se muestra en la fig. 2.57.

CA P TU LO 2 - D IS P O S ITIVO S L G ICO S M S I

- 1 78 -

cerradas los LEDs estarn apagados; cuando se abra


una de las puertas, el LED correspondiente a esa
puerta debe encenderse.
La solucin se muestra en la fig. 2.58. El
contador sirve para monitorizar en forma continua
la posible apertura de una o ms puertas.

FIG UR A

2.5 8

EJEM P LO 2

Ejemplo 2.- Utilizar un MUX y un DEMUX para hacer


un control remoto que detecte la apertura de 8-puertas de una vivienda. Mientras las puertas estn

Ejemplo 3: Incremento del nmero de bits del un


comparador de magnitud.- La fig. 2.59 muestra una
forma de obtener un comparador de magnitud para
nmeros de 8-bits mediante el uso del CI-7485. Para

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Carlos Novillo Montero

Can

Can

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- 1 79 -

CA P TU LO 2 - D IS P O S ITIVO S L G ICO S M S I

- 1 80 -

mayor nmero de bits, el fabricante da, en el manual,


otra alternativa para optimizar el tiempo de
respuesta.

Ejemplo 4.- El circuito de la fig. 2.60 acepta en


sus entradas dos nmeros de un dgito-BCD cada uno
[A3A2A1A0] y [B3B2B1B0]. En el display de ctodo comn
se muestra el mayor de ellos. Analizar el
comportamiento del circuito.

Carlos Novillo Montero

Can

FIG UR A 2 .6 0

EJEM P LO 4

Ejemplo 5.- Mediante el uso de CIs MSI, disear un


circuito lgico que disponga de 2-entradas [A y B]
cada una de las cuales recibe un nmero de 1-dgito
codificado en BCD y una entrada de seleccin [S],
de manera que cuando S = 0 en la salida [Y] de 4-bits
aparezca el menor entre A y B y que cuando S = 1,
la salida muestre el nmero mayor entre A y B; en
caso de que A = B, la salida se debe blanquear. El
resultado debe aparecer en un display de 7-segmentos
de nodo comn.

Carlos Novillo Montero

Can

CA P TU LO 2 - D IS P O S ITIVO S L G ICO S M S I

FIG UR A 2 .6 1

- 1 81 -

CA P TU LO 2 - D IS P O S ITIVO S L G ICO S M S I

- 1 82 -

EJEM P LO 5

Ejemplo 6.- Disear un circuito lgico que disponga


de 4-entradas [A, B, C y D] cada una de las cuales
recibe un nmero de 1-dgito codificado en BCD y
una salida [Y] de 4-bits. En la salida debe aparecer
el nmero de mayor magnitud de los 4 de las entradas.
El resultado debe aparecer en un display TIL 311.
La fig. 2.62 muestra el circuito pedido, a la
izquierda se muestran dos comparadores de magnitud
para comparar entre A y B, el primero y entre C y
D en segundo, a continuacin se usan multiplexers
para escoger entre los nmeros sealados por los
comparadores; el siguiente comparador y el
multiplexer de la derecha determinan cual es el
nmero mayor de entre los 4 de las entradas.

Carlos Novillo Montero

Can

FIG UR A 2 .6 2

EJEM P LO 6

Ejemplo 7.- Disear un circuito lgico que disponga


de 2-entradas [A y B] cada una de las cuales recibe
un nmero de 1-dgito codificado en BCD y una entrada
de seleccin [S], de manera que cuando S = 0 en la
salida [Y] de 4-bits aparezca el menor entre A y
B y que cuando S = 1, la salida muestre la suma entre
A y B [utilice un LED para mostrar las decenas
(Carry)]. El resultado debe aparecer en un display
TIL311.

Carlos Novillo Montero

FU N CI N

SA LE EL M EN O R

SA LE LA SU M A

Can

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- 1 83 -

La solucin se muestra en la fig. 2.63.

CA P TU LO 2 - D IS P O S ITIVO S L G ICO S M S I

- 1 84 -

S1

S0

FU N CI N

En el display sale el menor entre A y B

En el display sale el mayor entre A y B

En el display sale la suma [A + B] y en un LED rojo el carry

En el display sale A, solo si A > B, en otro caso sale 0

La solucin se muestra en la fig. 2.64.

FIG UR A 2 .6 3

EJEM P LO 6

Ejemplo 8.- Utilizar dispositivos MSI, y las


compuertas adicionales que requiera, para disear
un circuito combinacional cuyas entradas son dos
nmeros binarios de 4-bits cada uno A [A3A2A1A0] y
B [B3B2B1B0] y dos lneas de seleccin de funcin
[S1 y S0] que cumpla con la tabla que se indica a
continuacin. La salida consistir de un display
hexadecimal con decodificador incluido [TIL 311],
un LED rojo que se encender solamente cuando haya
un exceso [carry] en la opcin de suma y un LED verde
que deber encenderse en caso de que A = B.
Carlos Novillo Montero

Can

FIG UR A 2 .6 4

EJEM P LO 8

Sugerencia.- Analice las soluciones propuestas para


cada uno de los ejemplos y comp8uebe la funcin que
ellos cumplen. Modifique el circuito de la fig. 2.63
para que cuando [S1 = S0 = 1] en el display salga
B, siempre que B < A y en cualquier otro caso salga
0, todas las dems opciones siguen igual.
Carlos Novillo Montero

Can

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- 1 85 -

Ejercicios Propuestos
1.

Disear un circuito digital detector de paridad


impar de 4-entradas, utilice un multiplexer del
nmero de entradas adecuado. Implementar el
mismo circuito pero con un decoder del nmero
de entradas adecuado.

2.

Utilice el CI-7483 para implementar un sumador


BCD para nmeros de 3-dgitos BCD cada uno. El
resultado debe presentarlo en displays de nodo
comn.

3.

4.

5.

Disear un decodificador de BCD-a-7 segmentos


para un display de ctodo comn. Implemente el
circuito utilizando compuertas NAND.
Muestre los bloques principales que, segn su
criterio, debe tener una calculadora que realiza
las cuatro operaciones bsicas.
Utilice un mismo decodificador del nmero de
entradas
adecuado
para
implementar
las
siguientes funciones booleanas.

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- 1 86 -

6.

Mediante el uso de circuitos integrados MSI,


disear e implementar un circuito lgico que
disponga de 2-entradas [A y B] cada una de las
cuales recibe un nmero de 1-dgito codificado
en BCD, de manera que en la salida [Y] de 4-bits
aparezca el mayor entre A y B, en cualquier otro
caso debe salir cero. El resultado debe
mostrarse en un display de 7-segmentos de nodo
comn.

7.

En un manual de CI-TTL, consultar los


convertidores de BCD a BIN. Implementar un
circuito lgico que realice la conversin de
6-bits BCD a su equivalente BIN.

8.

Repita el problema anterior, pero para la


conversin de BIN a BCD.

9.

Implementar un circuito lgico que realice la


conversin de 6-bits BIN a su equivalente BCD.

10. Implementar un circuito lgico que realice la


conversin de 8-bits BIN a su equivalente BCD.
11. Utilizar dispositivos MSI, y las compuertas
adicionales que requiera, para disear un
circuito combinacional cuyas entradas son dos
nmeros expresados en binario natural [BIN] de
4-bits cada uno A [A3A2A1A0] y B [B3B2B1B0] y dos

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Can

Carlos Novillo Montero

Can

CA P TU LO 2 - D IS P O S ITIVO S L G ICO S M S I

- 1 87 -

lneas de seleccin de funcin [S1 y S0] que


cumpla con la tabla que se indica a
continuacin. La salida consistir de un display
hexadecimal con decodificador incluido [TIL
311], un LED rojo que se encender solamente
cuando haya un exceso [carry] en la opcin de
suma aritmtica y un LED verde que deber
encenderse en caso de que A = B.
S1

S0

FU N CI N

En el display sale la suma aritmtica de A y B

En el display sale el mayor entre A y B

En el display sale la funcin XOR entre [A + B]

En el display sale A, solo si A > B, en otro caso sale 0

NOTA: No deje nada indicado, muestre todo el proceso


de diseo para cada uno de los problemas,
muestre el circuito completo e indique todas
las conexiones.
D :\D IG ITA LES \S D -Ca p 2.w p d
Revisin : Sep tiem b re - 2 00 8

Carlos Novillo Montero

Can