Adc 3

Dpto.
de Sistemas Electrnicos y de Control
Dpto. de Sistemas Electrnicos y de Control
Principios de funcionamiento
Convertidores A-D
Programa:
v(t)
ADC
Introduccin.
Caractersticas.
ST
C
Tcnicas de Conversin A - D:
.... 00
h
01
h
....
02
h
EO
C
vd(t)
Basados en convertidores D-A.

Simultneo.
Integrador.
A cada nivel de la seal de la entrada se le

asigna un cdigo binario de salida
Bibliografa:
Cap 12 de Design with Operational Amplifiers and
Analog Integrated Cirtcuits de Sergio Franco.
10:29
10:29
Convertidor Analgico-Digital
SALIDA
111
110
101
100
011
010
001
000
ENTRADA
VFS
DO = vI
A cada nivel de la seal de la entrada se le

asigna un cdigo binario de salida
Ejemplo:
Cuantos ms niveles (N) se desee codificar,

ms bits (n) deber tener el cdigo empleado
(n log2 N)
La entrada slo podr
determinados valores (VFSR)
variar
entre
10:29
1
1
= vI
K Vref
VFSR
n=3
VFSR=8V
vI(t)=4V
D = 0.5 =
B
B = 100
2n
10:29
3
Funcin de transferencia
Cuantificacin por truncamiento
SALIDA
Alimentacin
digital
Alimentacin analgica
111
110
101
1 LSB
100
011
Salida
digital
Vref
Reloj
010
001
Funciona
Uni/Bipolar
ADC
000
Fin de conversin
1/8
1/4
3/8
1/2
5/8
3/4
ENTRADA
7/8
Inicio de conversin
Cuantificacin por redondeo
Otros terminales
de control
Entrada
analgica
SALIDA
111
Masa analgica
Masa digital
110
101
1 LSB
100
011
010
001
000
10:29
1/4
1/8
10:29
5
3/8
1/2
5/8
3/4
ENTRADA
7/8
Caractersticas
Rango dinmico de entrada:

SALIDA
Resolucin:
111
Indica el mnimo cambio que se puede detectar de la

seal de entrada y se expresa mediante el n de bits
de la palabra cdigo de salida.
110
101
1 LSB
ADC
UNIPOLAR
100
011
1
Para " n" bits N 100(%)
2
010
001
ENTRADA
000
bits
Resolucin
VFSR=5V
0.39 %
19 mV
12
0.024 %
1.22 mV
16
0.0015 %
0.076 mV
1/8
1/4
3/8
1/2
V
5/8
3/4
7/8
FSV
FSR
SALIDA
Rango dinmico de entrada:

Margen de tensin mximo a la entrada del ADC.
ADC
BIPOLAR
-V
+V
FSV
FSV
-3/4 -1/2 -1/4
+1/4 +1/2 +3/4
ENTRADA
El margen puede ser:

UNIPOLAR:
10:29
0 VI +VFSV
BIPOLAR: -VFSV VI +VFSV

FSR
10:29
7
Cdigos de salida:
Tiempo de conversin (Tc):
LOS MS UTILIZADOS SON:
VI
ADC
- UNIPOLARES
- Binario natural (Straight Binary)
- BCD (Binary Coded Decimal)
INICIO DE CONVERSIN
- BIPOLARES
- Binario natural con valor absoluto y signo
(Sign Plus Magnitud)
- Binario natural en complemento a dos
(Two's Complement)
- Binario natural desplazado (Offset Binary)
DATO VLIDO
SALIDA:
INICIO DE CONVERSIN:
Tc
"TAMBIN EXISTEN LOS ANTERIORES

CDIGOS COMPLEMENTADOS"
Valores tpicos:
10:29
10ns Tc 10ms
10:29
10
INFLUENCIA DEL Tc
En la siguiente situacin:
Vin = Vp sen wt + Vp
como:
Vin max
Tc
dVin
max
dt
ADC
entonces:
Tc
VFS = 2Vp
Vin max = ERROR DE APERTURA = Vp 2 f Tc =
N de bits = n
1
LSB
2
Cul es la mxima variacin de Vin durante el Tc?
luego:
Vin
2Vp
max
fmax =
1
2 n +1 Tc
Tc
Vin max =
1
LSB
2
10:29
10:29
11
12
Operaciones en la conversin A-D:
EJEMPLO
VI
VFSV
El AD572 tiene:
ADC
n = 12 bits.
MUESTREO
Circuito
s
Tc = 25
S/H
RETENCIN
t
Con:
CUANTIFICACIN
V
V
Vin = FSV senwt + FSV
2
2
CODIFICACIN
SALIDA
Para no cometer error de apertura mayor de 1/2LSB:
111
fmax = 1. 5 Hz
110
101
1 LSB
100
011
010
001
000
1/8 1/4 3/8 1/2 5/8 3/4 7/8 VFSV
FSR
10:29
10:29
13
14
Error de cuantificacin:
Relacin (S/N) a la salida de un ADC:

Seal:
...011
Vq = 1 LSB
V
FSV
...010
VS RMS =
...001
VFSV 2 n Vq
=
2 2
2 2
Vq
Ruido:
2Vq
+Vq/2
+Vq/2
-Vq/2
VN
-Vq/2
= Vs Ve
RMS
Vq
= Eq
12
(V )
S
SNR = = 10 log S 2 = 6.02 n + 1.76 dB
(VN )
N
2
CARACTERSTICAS:
Es inevitable.
Dado una VFSR: a mayor n menor
10:29
10:29
15
16
Error de ganancia:
Error de offset:
Se presenta cuando la caracterstica del ADC est
desplazada respecto de la del ideal
Se presenta cuando las funciones de transferencia real

e ideal tienen pendientes diferentes
SALIDA
7 1/2 LSB
SALIDA
6 1/2 LSB
111
111
110
110
101
IDEAL
101
IDEAL
100
100
011
011
010
REAL
001
REAL
5/8 LSB
001
000
1/2 LSB
000
1/
1/8
1/2
5/8
3/4
ENTRADA
7/8 VFSV
1/8
1/4
3/8
1/2
5/8
3/4
7/8 VFSV ENTRADA
E.G. = (Vut V pt )IDEAL (Vut V pt )REAL
Voff (error ) = Vt ( REAL ) Vt ( IDEAL )
EN LA FIGURA:
(V
1
1
V pt )IDEAL = 6 LSB LSB =6 LSB
2
2
1
5
(Vut V pt )REAL = 7 LSB LSB =55 LSB
2
8
8
ut
EN LA FIGURA:
1
1
Voff (error ) = 1LSB LSB = LSB 6.25% FSR
2
2
10:29
E.G. = 6 LSB
10:29
17
55
7
LSB = LSB 10,94%FSR
8
8
18
Error de fondo de escala:

Ejemplo de ajuste del error de offset y
ganancia unipolar:
Error de fondo de escala =

= error de ganancia - offset
SALIDA
7 1/2 LSB
6 1/2 LSB
111
110
IDEAL
101
100
011
REAL
010
001
5/8 LSB
000
1/2 LSB
1/8
1/4
3/8
E . F . ES . =
1/2
5/8
3/4
7/8
FSV
ENTRADA
7
1
LSB LSB = 1 LSB
8
8
10:29
10:29
19
20
Error de no linealidad diferencial:

Ejemplo de ajuste del error de offset y
ganancia bipolar:
Es la diferencia entre el ancho real

de un cdigo y el ideal.
SALIDA
111
110
DNL = -1/2 LSB
IDEAL
101
DNL = -1 LSB
100
CDIGO 100 OMITIDO

011
DNL = +1 LSB
010
001
REAL
000
1/8 1/4 3/8
1/2 5/8
3/4 7/8 VFSV ENTRADA
DNL = WREAL WIDEAL
10:29
10:29
SI DNL = -1 LSB OMISIN DE CDIGO
21
22
Error de no linealidad integral:
Error de no linealidad integral:
Es la desviacin entre la funcin de transferencia
Es la desviacin entre la funcin de transferencia
real y la ideal.
real y la ideal.
LOW-SIDE TRANSITION
CENTER OF CODE
SALIDA
SALIDA
111
110
111
110
INL = -1/2 LSB
INL = -1/4 LSB
101
101
IDEAL
IDEAL
100
100
011
011
INL = +1 LSB
INL = +3/4 LSB
010
001
010
001
REAL
000
REAL
000
1/8 1/4 3/8
1/2 5/8
ENTRADA
3/4 7/8 VFSV
10:29
1/8 1/4 3/8
1/2 5/8
3/4 7/8 VFSV
ENTRADA
10:29
23
24
N de bits efectivos de un ADC: ENOB
Ejercicio
Para un ADC con las siguientes especificaciones:
Se aplica una seal sinusoidal que cubre todo

el rango dinmico de entrada de un ADC de 12 bits.
Tras realizar un anlisis de la seal digital de salida
se observa que el tono fundamental de sta tiene una
potencia normalizada de 1W y el resto de armnicos
de 0.6W. Se pide:
VFSR=10.24V y n=10 bits

Se tiene:
- Ruido de cuantificacin:
Eq =
VFSR
2 n 12
= 2.89mV
A.- Cul es el nmero efectivo de bits del

convertidor?
- SNRmax suponiendo ADC ideal:
B.- Calcular la SNR si la sinusoide de entrada se

reduce a la centsima parte del rango de fondo de
escala de entrada del convertidor.
SNRmax = 6.02n + 1.76 = 61.96 dB

- Si SNRreal=56 dB, cul es el nmero de bits
efectivos del ADC?
ENOB =
SNRreal 1.76
= 9.01 bits
6.02
10:29
10:29
25
26
Tcnicas de conversin A-D
ADC basado en un DAC: Con rampa continua
ADC basado en un DAC: Con rampa en escalera

Inicio
Fin
Transferencia
Inicio
CONTROL
Fin
Transferencia
CONTROL
CS
+
-
Clear
CS
+
-
CONTADOR
UP/DOWN
CONTADOR
CLK
REGISTRO
CLK
REGISTRO
DE
DAC
SALIDA
s
a
l
i
d
a
DE
DAC
SALIDA
+1/2 LSB cuando contador "up"

-1/2 LSB cuando contador "down"
+1/2 LSB
o Para VI de variacin lenta Ms rpido.
o Vlido para aplicaciones de baja velocidad.
o Llamados: Tracking o Servo Converter
o Inconvenientes:
o Inconvenientes:
El Tc depende del valor de VI
El Tc depende del valor de VI
El Tc(max)= (2n-1)TCLK
10:29
10:29
27
El Tc(max)= (2n-1)TCLK
28
s
a
l
i
d
a
ADC basado en un DAC:

de Aproximaciones Sucesivas

Funcionamiento (n=4, VFSR=16 V, vI=10.8 V)
B1
LSB
7.5
11.5
9.5
10.5
CLK
STC
CMP
MSB
B2
o Podramos aplicar al DAC cdigos de

manera ms inteligente que en los casos
anteriores?
10:29
EOC
Vo
10:29
29
30


Funcionamiento (n=4, VFSR=16 V, vI=10.8 V)

o Caractersticas ms relevantes:
1
Muy empleados (especialmente con Procesadores)
CLK
STC
Alta resolucin: 16 bits.
CMP
MSB
B1
LSB
7.5
11.5
9.5
10.5
B2
Alta velocidad: Tc=nTCLK s (en teora).

Cada conversin es nica e independiente de la
anterior.
EOC
Vo
Su exactitud, linealidad y velocidad son el resultado

directo de las caractersticas del DAC (junto con su
tensin de referencia) y del A.O.
10:29
10:29
31
32
ADC de tcnica mixta: half-flash
ADC Flash
3R/2
Coder
Ms lentos que los flash puros pero ms

rpidos que los basados en SAR.
Emplean un nmero de comparadores muy
inferior a los flash puros.
Su caracterstica principal es la rapidez

En la prctica esta estructura est limitada a
n10 bits
10:29
10:29
33
34
ADC integrador: de carga balanceada

ADC integrador: de carga balanceada
o Presentan una excelente linealidad y

resolucin.
o Presentan un excelente rechazo al ruido ac.
o Son muy lentos.
o Se emplean para realizar medidas de alta
exactitud y variacin lenta: en multmetros,
medida de termopares...
o Algunos ofrecen cdigos de salida para
excitar directamente a un LCD o display de
LED.
10:29
10:29
35
36

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Dpto. de Sistemas Electrnicos y de Control

Basados en convertidores D-A.

A cada nivel de la seal de la entrada se le

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A cada nivel de la seal de la entrada se le

Cuantos ms niveles (N) se desee codificar,

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Cuantificacin por redondeo

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Dpto. de Sistemas Electrnicos y de Control

Rango dinmico de entrada:

Indica el mnimo cambio que se puede detectar de la

Rango dinmico de entrada:

-3/4 -1/2 -1/4

+1/4 +1/2 +3/4

El margen puede ser:

BIPOLAR: -VFSV VI +VFSV

Dpto. de Sistemas Electrnicos y de Control

Dpto. de Sistemas Electrnicos y de Control

Tiempo de conversin (Tc):

LOS MS UTILIZADOS SON:

"TAMBIN EXISTEN LOS ANTERIORES

Dpto. de Sistemas Electrnicos y de Control

Dpto. de Sistemas Electrnicos y de Control

Vin max = ERROR DE APERTURA = Vp 2 f Tc =

Cul es la mxima variacin de Vin durante el Tc?

Dpto. de Sistemas Electrnicos y de Control

Dpto. de Sistemas Electrnicos y de Control

Operaciones en la conversin A-D:

Para no cometer error de apertura mayor de 1/2LSB:

Dpto. de Sistemas Electrnicos y de Control

Dpto. de Sistemas Electrnicos y de Control

Relacin (S/N) a la salida de un ADC:

Dpto. de Sistemas Electrnicos y de Control

Dpto. de Sistemas Electrnicos y de Control

Se presenta cuando las funciones de transferencia real

7/8 VFSV ENTRADA

E.G. = (Vut V pt )IDEAL (Vut V pt )REAL

Voff (error ) = Vt ( REAL ) Vt ( IDEAL )

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Error de fondo de escala:

Error de fondo de escala =

Dpto. de Sistemas Electrnicos y de Control

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Error de no linealidad diferencial:

Es la diferencia entre el ancho real

CDIGO 100 OMITIDO

3/4 7/8 VFSV ENTRADA

DNL = WREAL WIDEAL

SI DNL = -1 LSB OMISIN DE CDIGO

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Error de no linealidad integral:

Error de no linealidad integral:

Es la desviacin entre la funcin de transferencia

Es la desviacin entre la funcin de transferencia

INL = -1/2 LSB

INL = -1/4 LSB