Sistemas Digitales I

Especificaciones del P 8086.

INTERFACE CON MEMORIA y E/S

Todos los sistemas con procesadores tienen tres canales o buses:
Bus de direcciones que proporcionan direccin de memoria al
numero de puerto de E/S.
Bus de datos que transfiere informacin entre el procesador y la
memoria o dispositivos de E/S.
Bus de control que aplica las seales adecuadas para
interaccionar con la memoria o dispositivos de E/S.
En el microprocesador 8086 se requiere de canales o buses
separados de direcciones datos y control.
Para esto se necesita demultiplexar las lneas AD15-AD0 y A16/S3
hasta BHE/S7.
Ing. Ricardo Godnez Bravo.

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Especificaciones del P 8086.

INTERFACE CON MEMORIA y E/S

C.I. 74LS373 (Latch 3er estado)
Para esta funcin se requieren C.I.
74LS373 (Latch con tercer estado o
alta impedancia) para acoplar y
demultiplexar el bus de direcciones.
Este circuito contiene un arreglo de
8 flip-flop que transfieren los datos
de entrada al FF cuando la terminal
LE = 1.
La informacin slo es vista en el
bus cuando OE = 0.
Ing. Ricardo Godnez Bravo.

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INTERFACE CON MEMORIA y E/S

C.I. 74LS373 (Latch 3er estado)
Diagrama lgico.

Ing. Ricardo Godnez Bravo.

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INTERFACE CON MEMORIA y E/S

Diagrama de multiplexado del bus de
direcciones en el P 8086.

Ing. Ricardo Godnez Bravo.

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INTERFACE CON MEMORIA y E/S

C.I. 74LS245 (Transceiver)
Es un transmisor / receptor octal
diseado para comunicaciones
asncronas de dos vas entre buses
de datos.
La entrada de direccin (DR)
controla la transmisin del bus A al
bus B del bus B al bus A,
dependiendo de su valor lgico.
La entrada de habilitacin (E) sirve
para aislar los buses.
Ing. Ricardo Godnez Bravo.

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INTERFACE CON MEMORIA y E/S

C.I. 74LS245 (Transceiver)

Ing. Ricardo Godnez Bravo.

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Especificaciones del P 8086.

INTERFACE CON MEMORIA y E/S

C.I. 74LS244 (Buffer 3er estado)
Este dispositivo esta diseado para
proveer
el
acondicionamiento
necesario entre buses en sistemas
con procesadores.
Se emplea con dispositivos de
memoria, transmisores receptores
de bus, etc.

Ing. Ricardo Godnez Bravo.

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Especificaciones del P 8086.

INTERFACE CON MEMORIA y E/S

C.I. 74LS244 (Buffer 3er estado)
Diagrama
lgico.

Ing. Ricardo Godnez Bravo.

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INTERFACE CON MEMORIA y E/S

Diagrama de multiplexado de los buses de
direcciones, datos y control en el P 8086.

Ing. Ricardo Godnez Bravo.

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Especificaciones del P 8086.

INTERFACE CON MEMORIA y E/S

Ciclo de lectura y escritura a memoria
El procesador se comunica con el exterior a travs de 20 bits
multiplexados en tiempo para direcciones, datos y control.
Para poder transferir informacin el procesador ejecuta un ciclo de
bus, el cual consiste en cuatro ciclos o periodos de reloj llamados
ESTADOS Ti.

Ing. Ricardo Godnez Bravo.

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INTERFACE CON MEMORIA y E/S

Ciclo de lectura y escritura a memoria
ESTADO T1.
Durante este ciclo se colocan las lneas de direcciones y se activan
las seales de control ALE, DT/R y M/IO.
ESTADO T2.
Durante este ciclo el procesador proporciona las seales de control
DEN y RD o WR.

Ing. Ricardo Godnez Bravo.

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INTERFACE CON MEMORIA y E/S

Ciclo de lectura y escritura a memoria
ESTADO T3.
Este periodo de reloj se produce para dar tiempo a la memoria para
acceder los datos.
ESTADO T4.
En este ciclo de reloj se desactivan todas las seales del bus para el
siguiente ciclo de bus.

Ing. Ricardo Godnez Bravo.

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INTERFACE CON MEMORIA y E/S

Ciclo de lectura y escritura a memoria

Ing. Ricardo Godnez Bravo.