Programacin en VHDL/Ejemplos/Sumador

El objetivo es crear un sumador que dadas dos entradas

de datos devuelva la suma de estos.
Entradas:
a: operando 1.
b: operando 2.
Salidas:
salida: suma de las entradas.
library IEEE; use IEEE.STD_LOGIC_1164.all; use
IEEE.NUMERIC_STD.all; ENTITY sum IS PORT
(a : IN std_logic_vector(3 DOWNTO 0); b : IN
std_logic_vector(3 DOWNTO 0); salida : OUT
std_logic_vector(4 DOWNTO 0)); END sum; ARCHITECTURE synth OF sum IS BEGIN PROCESS (a, b)
IS BEGIN salida <= std_logic_vector(UNSIGNED(a) +
UNSIGNED(b)); END PROCESS; END synth;

1 TEXTO E IMGENES DE ORIGEN, COLABORADORES Y LICENCIAS

Texto e imgenes de origen, colaboradores y licencias

1.1

Texto

Programacin en VHDL/Ejemplos/Sumador Fuente: https://es.wikibooks.org/wiki/Programaci%C3%B3n_en_VHDL/Ejemplos/

Sumador?oldid=178620 Colaboradores: ManuelGR, MarcoAurelio, Julian.caba y Annimos: 4

1.2

Imgenes

1.3

Licencia de contenido

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