Informe de Laboratorio 4 Disefio de una compuerta logica XNOR utilizando tecnologia CMt Crescitelli, A. Maximiliano Introduccion a la Mierofabrieacion y FPGA — Instituto Balseiro 29 de Noviembre de 2014 1 INTRODUCCION Con el fin de aplicar Jos conocimientos adquiridos en el disefto de cireuitos con tecnologia CMOS, en el presente trabajo se realiz6 eldisefio de una compuerta Kigiea XNOR. La tabla de verdad de la misma esté dada por: A] BY Salda 0 {0 T o]t 0 Tfo] 0 Tyo T Tabla |. Tabla de la verdad de una compuerta légica XNOR La compuerta se disefié utiizando transistores NMOS y PMOS, los cuales se muestran en la figura 1 Dra Source @) © Figura I. a) Transistor NMOS, b) Transistor PMOS En el canal Source de los transistores PMOS se coloca una fuente de tensiin continua (3.3V en el presente trabajo). En general se los utiliza para fijar un “1” Kgico en la tabla de verdad el cual se logra colocando un cero Jégico en su Gate, cerrando asi el cireuito entre Source y Drain, Los transistores NMOS por el contrario se utilizan conectando su Source a GND. Los mismos se utilizan para fijar los “0” lbgicos de la tabla de verdad colocando un “1° en su Gate, cerrando asi la conexién entre Drain y Source Por Jo tanto, combinando adecuadamente transistores PMOS con NMOS, se puede lograr construir tablas de verdad para sintetizar distintas funciones logivas. Es precisamente esta metodologia la que se utilizé aqui para isefiar la compuerta XNOR En la siguiente seccién se expone el disefio de la compuerta, En la secciin 3 se muestran los resultados obtenidos a partir de simulaciones. Finalmente en la secciin 4 se exponen las conclusiones. 2 DISENO DE LA COMPUERTA XNOR Para el disefio completo se utilizaron las herramientas provistas por el software Tanner. El mismo se realiz6 en funcién de un parémetro 2, es decir, todas medidas de los diferentes componentes son una funeiin de 2. De estadmetro manera se logra que el disefio sea completamente escalable, cambiando simplemente el valor de dicho par en lugar de tener que rediseftar todo el circuit. En el presente trabajo, se utilizé una altura de regiin activa de W = 6 x Ay W= 10 x 2 para los transistores NMOS y PMOS respectivamente. Elancho de policristal de silicio utilizado fue de L=2 x 2 para ambos tipos de transistores. Se utiizé una tension de Vee=33V. 2.1, Disefio del circuito esquemitico El esquematico diseftado para representar a la compuerta XNOR se muestra en la figura 2. Figura 2. Esquemético de la compuerta XNOR Observando la tabla de verdad puede verse lo siguiente. Cuando A y B valen 0, los dos transistores PMOS que se encuentran en la esquina superior derecha entran en conducciin. Ademés como A y B valen 0, los dos transistores NMOS que estin en paralelo en la parte inferior del circuito quedan abiertos y por lo tanto no hay conduec ion hacia Ground, dejando de esta manera el valor de tensién Vee a la salida. Cuando A y B valen I pasa lo mismo, solo que esta vez kes transistores PMOS que conducen son Jos que estin coneetados a las compuertas NOT, y ka primera tanda de NMOS en paralelo queda abierto dejando el nivel de tension Veca la salida nuevamente: Si A= 1 y B=0 por el lado de os PMOS no hay conduccién ya que uno de los transistores de cada lado se cierra pero el oiro se abre. En la parte de los CMOS pasa lo mismo, solo que esta vez se tienen una conexiones parale kt en serie con otra conexién paralela, por lo tanto existe un camino que conecta la salida con Ground y de esta manera aparece un nivel Kigico *O" a la salida. Cuando A=0 y B=l, se sigue el mismo razonamiento. 2.2. Disefio del Layout El disefio del Layout se expone en la figura 3. Para el mismo se reutiliz6 e! disefio de la compuerta NOT hecho previamente en chse con ciertas modificaciones en los bulks de cada transistor. En la esquina superior izquierda pueden verse las dos compuertas NOT que se corresponden a la entrada Ay B negadas en el esquemitico, Por razones estratégicas en el ahorro de espacio fisico, los bulks correspondientes a los transistores NMOS de ambas ‘compuertas se cokocaron juntos en la esquina superior derecha, que a su vez van unidos con los bulks de lostransistores NMOS que figuran en el esquematico, los cuales van coneetados a Ground. En ka esquina superior derecha pueden verse los cuatro transistores PMOS, donde es elara la separacién de los pares que van en serie. En lt esquina inferior derechaestéel par de transistores NMOS en paralelo que comparten el pin de drain con los de drain de los PMOS. Los pines de source de los transistores NMOS se conectan luego ccon los pines de drain de la segunda rama de NMOS paralelos. Es claro ver que el tamaiio del circuito no es el dptimo y que se puede todavia achicar bastante. No pudo realizarse por cuestiones de tiempo, pero hay dos cosas que pueden hacerse para achicarlo, Por un lado si se redistribuyen mejor los componentes se ve que puede ganarse algo més de espacio. Otra forma es subir a mas niveles de metal, con lo cual el circuito crece hacia arriba en capas pero se puede ahorrar mucho espacio ya que es posible superponer diferentes pistas. 11/23/2014 10:01:08 AM] L-Bdit 12.11 Pile 1 XNORLayout.tdo Cell: XNOR Seale: 5554.63 Mimetall | N Well — _ (__jntran | HE Vial PB Active Contact [JJ Poly ptran wetal2 ©) P Select GBactive ~ I Poly Contact” N Select Ruler -172 ° * Major tick=10 Minor tick=1 (Lambda) ” ay a} s 1 1 a4. a a a uw & -172 + : : : : : : : : -71" Figure 3. Disefio de! Layout de la compuerta XNOR.3 RESULTADOS. Para poder verificar que el funcionamiento del circuito disefiado se corresponde con el de una compuerta XNOR, primeramente se realiz6 una simulacién sobre el esqu:mitico. Se conectaron fuentes de pulsos en las entradas de Ja compuerta y se evaluaron las salidas en funciin de distintas combinaciones de entradas. Los resultados se muestranen ba figura 4, Figura 4, Simulacién realizada sobre el esquemético disefiado para la compuerta XNOR. La primera y segunda gréfica corresponden a las dos entradas, y la tercera es la salida, Puede verse que la salida se pone en alto cuando las dos entradas son iguales y en bajo cuando las entradas son distintas. Luego de haber realizado la simulaciin corroborando el correcto funcionamiento de la compuerta, y haber disefiado e| Layout se utiliz6 la herramienta LVS de Tanner para corroborar la igualdad de circuitos entre el disefio del esquemitico y el Layout. A continuacién se expone el resultado de lt verifieacién y, como puede verse, esta fue exitosa Parsing file C:\Users\user Desktop\XNOR\MascarasXNOR spe Warning: XNOR.spe(8) Implicit .model definition PMOS Warning: XNOR spe(1-4) Implicit model definition NMOS Flattening netlist. Parsing file C:\Users\user\Desktop\XNOR\Prueba\XNOR. spe. Warning: XNOR.spe(2)(15) Node Gnd aliased to GROUNDWarning: XNOR.spe(2)(15) Implicit model definition NMOS Warning: XNOR.spe(2)(16) Implicit model definition PMOS Flattening netlist Device XNOR.spe XNORspe(2) Status M_NMOS 6 6 M_PMOS 6 6 Total elements 12 12 Total nodes 10 10 Jencaeenen ene nne qn annnen PINAL RESULT Hae tHE Au RARE Circuits are equal. Run time: 0:00 (min:see) Oerrors, 5 warnings 4 CONCLUSIONES Se adquirieron conocimientos para manejar herramientas del diseiio completo de microcircuitos con teenologt CMOS, tanto el esquemitica, como el correspondiente layout para mandar a fabricar. A modo de aplicacién se realizé el disefio de una compuerta XNOR. Se realizaron simulaciones del diseiio esquemitico de la misma y se pudo corroborar exitosamente la iguaklad con el layout.