Diseinu eta Simulazio Elektronikoa

4. Tema: Amplificadores multietapa

En general, cuando se disea un amplificador, no es posible obtener las caractersticas
deseadas (ganancia de tensin y resistencias de entrada y salida) con una nica etapa.
Por lo tanto, ser necesario utilizar ms de una etapa, resultando un amplificador
multietapa. La salida de una etapa se conecta a la entrada de la siguiente etapa.

4.1. Ganancia de tensin

La ganancia de tensin de un amplificador multietapa es el producto de las ganancias de
tensin de cada una de las etapas que lo forman:
V
v vent v1 v2 v3 i
Vs

V1

Vi

V2

V1

V0

V2

4.2. Margen dinmico

El margen dinmico de un amplificador multietapa es el de aquella etapa cuyo margen
dinmico es el menor de entre todas las etapas.
.
M ds min M ds1 , M ds 2 , M ds 3

A la hora de calcular el margen dinmico de una etapa, es necesario tener en cuenta la

ganancia de las etapas que la preceden.
M ds 3

vent v1 v2 v3
M do 3

M ds 2

vent v1 v2
M do 2

M ds1

vent v1
M do1

Diseinu eta Simulazio Elektronikoa

4.3. Tipos de acomplamiento

Dependiendo de la respuesta en frecuencia que se quiera lograr, existen dos formas
distintas de conectar las etapas.

4.3.1 Acoplamiento RC
El acoplamiento entre etapas se hace mediante condensadores.

4.3.2 Acoplamiento directo

El acoplamiento entre etapas se hace directamente, sin condensadores.

Diseinu eta Simulazio Elektronikoa

ANLISIS EN CONTINUA

Q1 es un JFET de canal n
Suponemos Q1 en SATURACIN

V
I D I DS 1 GS
VT

VGS ? Malla de entrada

VGS 2 0.33I D
2

0.33I D

I D 25 1

25
2
ID
6 0.33I D
36
2
0.0756 I D 2 3.75 I D 2 25 0

Diseinu eta Simulazio Elektronikoa

I D 2 41.65mA VGS 2 13.74v

T 2 CORTADO
Niega la hiptesis inicial
I D 2 7.93mA VGS 2 2.62v
T 2 SATURADO
Confirma la hiptesis inicial

V DS ? Malla de salida
15 V DS 0.33I D 0
15 V DS 0.33 7.93 0
V DS 12.38v

Comprobamos que T2 est en saturacin

VGS V DS VT
2.62 12.38 6

15
20 10v
10 20
10 20
Rth
6.66 K
10 20

Vth

Q2 es un BJT de tipo PNP

I E I B IC

Suponemos Q2 en ACTIVA
V EB VEB ,ON 0.7v

I C I B I E I B I B 1 I B
I C ? I B ? Malla de entrada
15 6.66 I B V EB ,ON 5 I E 15 0

10 6.66 I B V EB ,ON 5 1 I B 15 0
10 6.66 I B 0.7 5 1 150 I B 15 0

I B 5.64 A I C I B 150 0.00564 0.846mA

Diseinu eta Simulazio Elektronikoa

VCE ? Malla de salida
15 5I E V EC 5 I C 0

15 5 I B I C V EC 5I C 0

15 5 0.00564 0.846 V EC 5 0.846 0

V EC 6.51v 0.2v V EC , SAT Suposicin correcta

ANLISIS EN ALTERNA
Calculamos v, Rent y Rsal

v EC

h fe R L'
hie

150 5
163
4.6

R L' RC 5 K
hie

v DC

gm

2
VT

VT
0.026

4.6 K
I BQ
0.00564

g m R L' '

1 gm R

''
L

I DS I DQ

R L' ' R S R1 R 2 R I EC

4.69 0.294
0.55
1 4.69 0.294

2
6

25 7.93 4.69 mA

1
1
1
1
1

0.33 10 20 4.6

R I EC hie 2.6 K

0.294 K

Diseinu eta Simulazio Elektronikoa

v

VO
v DC v EC 0.55 163 89.65
VI
Rent RG RI DC RG 10 M
RI DC
Rsal RC ROEC RC 5 K
ROEC

Diseinu eta Simulazio Elektronikoa

ANLISIS EN CONTINUA

Q1 y Q2 son dos es un BJT de tipo NPN

I E I B IC

Suponemos Q1 y Q2 en ACTIVA
V BE V BE ,ON 0.7v

I C I B I E I B I B 1 I B
I 1 I B 2 I C1 I B 2 I B1
I 2 1 I B 2 I B1

VCC RC I 1 V BE 2 R3 I 2 0

VCC RC I B 2 I B1 V BE 2 R3 1 I B 2 I B1 0
9.3 990 I B1 1020 I B 2 0

Diseinu eta Simulazio Elektronikoa

V BE1 R1 R2 I B1 R3 I 2 0

VBE1 R1 R2 I B1 R3 1 I B 2 I B1 0
0.7 104 I B1 1010 I B 2 0
I B1 7.83A I C1 0.783mA
I B 2 1.5A I C 2 0.15mA
VCE1 ? Malla de salida
VCC RC I 1 VCE1 0
VCE1 2.15v 0.3v VCE1, SAT Suposicin correcta
VCE 2 ? Malla de salida
VCC VCE 2 R3 I 2 0
VCE 2 8.49v 0.3v VCE 2, SAT Suposicin correcta

ANLISIS EN ALTERNA

Calculamos v, Rent y Rsal

vCC

fe 2

1 R L'

hie 2 h fe 2 1 R L'

R L' R2 R3

hie 2

100 1 8.24
0.979
17.33 100 1 8.24
47 10
8.24 K
47 10

VT
0.026

17.33K
I BQ 2 0.0015

Diseinu eta Simulazio Elektronikoa

v EC

h fe1 R L''
hie1

R L'' RC R I CC

100 9.88
297.6
3.32

10 849.57
9.88 K
10 849.57

R I CC hie 2 h fe 2 1 R L' 17.33 100 1 8.24 849.57 K

hie1

VT
0.026

3.32 K
I BQ1 0.00783

v vEC vCC 297.6 0.979 291.35

Rent R1 RI EC

47 3.32
3.1K
47 3.32

RI EC hie1 3.32 K
Rsal R2 R3 ROCC

ROCC

1
1.41K
1
1
1

47 10 1.71

hie 2 RS'
17.33 10

1.71K
h fe 2 1
100 1

RS' RC ROEC RC 10 K
ROEC

Diseinu eta Simulazio Elektronikoa

4.4. Realimentacin negativa

La realimentacin negativa permite obtener una ganancia ms estable. Distinguiremos
cuatro tipos de realimentacin negativa: serie-paralelo, serie-serie, paralelo-serie eta
paralelo-paralelo.

4.4.1. Serie-Paralelo
En la entrada conectada al terminal comn y en la salida conectada a la salida.

4.4.2. Serie-Serie
Tanto en la entrada como en la salida conectada al terminal comn.

10

Diseinu eta Simulazio Elektronikoa

Miller-en teorema
Supongamos un circuito con n nudos, con tensiones v1, v2vn, en el cual el nudo
n est conectado a masa.

Supongamos ahora una modificacin en dicho circuito.

Segn el teorema de Miller, las corrientes i1 e i2 son las mismas en los dos circuitos
siempre y cuando las resistencias Z1 eta Z2 cumplan las siguientes condiciones:

v
v1 1 2
v1
v v
v 1 K M

i1 1 2
1

Z
Z
Z

Z1

Z
1 KM

Z2

v1
v
1
Z
Z1
1 KM

Z KM
K M 1

Por lo tanto, para poder aplicar el teorema de Miller es necesario conocer KM=v2/v1.

11

Diseinu eta Simulazio Elektronikoa

4.4.3. Paralelo-Serie
En la entrada conectada a la entrada y en la salida conectada al terminal comn.

4.4.4. Paralelo-Paralelo
En la entrada conectada a la entrada y en la salida conectada a la salida.

12