Boundary-scan design

DFT metody

1 Boundary-scan design
Metody, kter jsem dosud popisoval byly navrhovny pro testovn samotnho
integrovanho obvody, ppadn jeho sti, a to vtinou izolovan, ped mont do zazen.
Pedpokldalo se tedy, e existuje pm propojen mezi testerem a testovanm obvodem.
V relnch zazench vak obvykle nen mon pout piny integrovanho obvodu (nap.
pouzdra typu BGA) pro vkldn testovacch vzork. Pedstaven metody poskytuj metodiku
proveden testu, zven sledovatelnosti a iditelnosti vnitnch uzl obvodu. Pi testovn [1]
ucelenho systmu je vak poteba vytvoit podporu pro zen testu vn ipu a tak je nutno
zajistit testovn propojen mezi jednotlivmi obvody.
V modernch slicovch systmech, u obvod kter se vyskytuj na pultech
obchod, se stle astji objevuje poznmka, e obvod je kompatibiln s Boundary Scan (BS).
Toto rozhran, kter bude dle podrobnji popsno, dky sv jednoduchosti, malmu potu
pidanch pin a hlavn univerzlnosti zskv stle nov uplatnn nejen ve sv domovsk
oblasti v testovn propojen mezi obvody, ale i v oblasti programovn in-circuit
programovatelnch (ISP) obvod, zen vlastn funkce obvodu atd. Na tomto mst bych se
chtl omluvit, e zejmna v tto kapitole budu pouvat anglick vrazy pro popis funkc,
registru, instrukc atd. I kdy nkde existuj esk nzvy, jejich pouvn by text pouze
zneitelnilo, a znesnadnilo orientaci v pvodn norm.
Metoda Boundary scan (BS) viz [2] je znma pod rznmi jmny. Pvodn
byla oznaovna jako JTAG (Joint Test Action Group), pozdji zskala oznaen IEEE-1149.
Stala se toti standardem pod oznaenm IEEE Std. 1149.1 (Standard Test Access Port and
Boundary-Scan Architecture). Pvodn definice normy zahrnovala pouze ist slicov
obvody. Vzhledem k uvedenm vlastnostem probh stle dal vvoj tto normy a jej
definice je stle aktualizovna. Zde je strun historie jednotlivch verz:
1. 1149.1 v roce 1990; prvn verze normy
2. 1149.1a z roku 1993; prvn revize, pravy definic, nov voliteln instrukce
3. 1149.1b z roku 1994; doplnn o popisn jazyk BSDL (Boundary scan description
language)
4. 1149.1c z roku 2001; doplnn verze, slouen instrukc SAMPLE a PRELOAD
Na zklad tto normy vznikly postupn i dal standardy.

1.1 Zkladn principy Boundary scan

Zkladn schma zazen s Boundary scan je uvedeno na Obrazek 1.1-1. Zazen
se zpisem do rozhran (esk vraz pro Boundary scan) m vechny vstupy a vstupy
obvodu propojeny prostednictvm buky Boundary scan (BSC). Schma tto buky je
uvedeno na Obrazek 1.1-2. Jedinmi bukami, kter nejsou vybaveny BSC jsou signly dc
jednotky BS vstupy TDI (Test Data In), TMS (Test Mode Select) a TCK (Test Clock) a
vstup TDO (Test Data Out). Nepovinnm vstupem je TRST (Test Reset).

Zkladn principy Boundary scan

DFT metody

Obrazek 1.1-1: Zkladn schma Boundary scan

Tyto vceelov buky jsou zetzeny do tzv. Boundary scan Registru (BSR)
Scan out jedn BSC je spojeno s Scan in nsledujc buky. Registr m dva mody prce
sriov a paraleln. V sriovm modu jsou data posouvna od TDI pinu obvodu tmto
etzcem do pinu TDO. Paraleln operace Capture nebo Update provd paraleln
zachycen hodnot na vstupnch pinech obvodu nebo pesouvaj logick hodnoty z registru do
vstupnch pin obvodu.
Buky BS, zaazen mezi piny obvodu a vlastn logiku ipu, nemn zkladn
funkci obvodu. Jedin projev implementace BSC je ve zpodn signlu na vstupu do logiky

Zkladn principy Boundary scan

DFT metody

prchodem pes jeden multiplexor. Scanovac cesta, propojujc jednotliv BSC je nezvisl
na funkci zazen.

Obrazek 1.1-2: Schma BS buky

Zkladn buka uveden na Obrazek 1.1-2 se skld ze dvou pamovch
element. Jejich konstrukce bv rzn, ale pro poteby prezentace funkce je budu uvaovat
jako D-klopn obvody. Tyto dva KO jsou doplnny dvma multiplexory vstupnm a
vstupnm. Buka se pouv ve tyech zkladnch reimech:
Capture mode; logick hodnota na vstupu Data in je pipojena na vstup KO v obrzku
oznaenho jako Capture/Scan cell a zaznamenna impulsem na vstupu ClockDR
Serial Shift mode; logick hodnota ze Scan out pedchzejc buky je pivedena na Scan in
a zachycena do Capture/Scan cell impulsem na vstupu ClockDR
Update mode; Hodnota sriovm posouvnm uloen v buce Update/Hold cell je
pesunuta do Data out impulsem na UpdateDR
Normal mode; Data out je propojen pmo s Data in a BSC nem pro funkci obvodu dn
vliv
Jakmile je vybrn nkter registr, je propojen jeho vstup s pinem TDI a vstup na
TDO. Tm je registr propojen se pslunmi vstupy a je mono provdt tyto registrov
funkce: paraleln zachycen hodnot, sriov posun tchto hodnot s doplovnm novch ze
vstupu TDI a konen i paraleln zpis nasunutch hodnot do vstupu registru.
Na Obrazek 1.1-1 a Obrazek 1.1-3 jsou zobrazeny Boundary scan zazen
s tmito zkladnmi bloky:
Test Access Port (TAP); jde o skupinu ty povinnch pin obvodu (TDI, TDO,
TMS a TCK) a jednoho volitelnho (TRST). Asynchronn reset je voliteln, protoe zkladn
stav, jinak pmo aktivovan TRST, lze nastavit synchronn nastavenm TMS do log 1 a
maximln pti pulsy na TCK.
TAP kontrolr; jde o konen stavov diagram, jeho pechody jsou zeny vstupy
TMS a TCK, ppadn i TRST (viz Obrazek 1.3-1).

Zkladn principy Boundary scan

DFT metody

Boundary scan register (BSR); skupina BSC na kadm ze vstup, vnitn

propojeny do registru
Instruction register (IR); jde o n-bitov registr (kde n >= 2), kter obsahuje
aktuln instrukci
Bypass register (BR) jednobitov registr, kter je uren pro obchzen pslunho
obvodu bez ovlivovn jeho stavu a nastaven.

Obrazek 1.1-3: Boundary scan registry

Tyto uveden sti jsou povinn, mus je obsahovat kad zazen kter je
s uvedenou normou kompatibiln. Ve standardu jsou ovem definovny i bloky, kter nejsou
povinn a mohou bt implementovny voliteln:
Identification Register (ID registr); identifikan registr je 32bitov registr, kter
obsahuje nemnnou informaci o obvodu, kombinaci bit, kter jednoznan identifikuje
vrobce a typ.
User Data Register; uivatelem definovan jeden, nebo vce registr.
V jednom okamiku je pouze jeden z registr zapojen mezi TDI a TDO Bypass
registr, BS registr, instrukn registr, ID registr nebo libovoln z uivatelskch registr. Toto
propojen je aktivn pouze ve stavu ShiftDR/ShiftIR viz kapitola 1.3 Test Access Port (TAP) a
TAP kontrolr na stran 6.
Bylo zavedeno pravidlo, e vechny registry se zapojuj tak, e TDI je spojeno
s MSB registru a LSB registru je pipojeno k TDO.

1.2 Instrukce Boundary-scan

Kter registr bude zapojen do cesty dat z TDI do TDO uruje, krom jinho,
paraleln dekdovan informace instruknho registru (IR). Povinn jsou pouze ti zkladn
instrukce (v textu jsou instrukce odlieny zpisem velkmi psmeny):

Instrukce Boundary-scan

DFT metody

1.2.1 Instrukce BYPASS

je-li v instruknm registru kombinace odpovdajc tto instrukci, me pslun
obvod zstat ve funknm reimu, mezi TDI a TDO je zapojen pouze Bypass registr a tak jsou
data pichzejc do obvod beze zmny posouvna do dalch obvod. Stav ostatnch st
tohoto obvodu zstv beze zmny. Tato instrukce m povinn kd sam log 1: <11..11>.
1.2.2

Instrukce SAMPLE/PRELOAD

obvod opt zstv ve funknm modu, ovem mezi TDI a TDO je zapojen BSR.
Tak je mono do jednotlivch bit BSR nasunout vhodn testovac vzorky a pvodn hodnoty
vysunout z obvodu. Instrukce se pouv prv pro nastaven novch hodnot, ani by dolo
k peruen zkladn funkce obvodu. Kd instrukce nen definovn je tedy na nvrhi
obvodu jakou z povinn neobsazench kombinac pouije. A jet jedna poznmka ve
specifikacch normy 1a a 1b existovaly samostatn instrukce SAMPLE a PRELOAD. A
v roce 2001 (IEEE 1149.1c) byly sloueny do jedin.
1.2.3 Instrukce EXTEST
obvod je pepnut do reimu testovn propojen external test. Mezi TDI a TDO
je ve stavu ShiftDR zapojen BSR, vstupn multiplexor je pepnut signlem Mode na
vstupn klopn obvod BSC (hold cell). Data zachycen na stran vstup ve stavu CaptureDR
jsou po pepnut do stavu ShiftDR vysouvna ven. Instrukce m opt povinn kd a to sam
log 0: <00..00>
Krom uvedench povinnch instrukc existuje ve standardu IEEE 1149.1 dalch
est instrukc.
1.2.4 Instrukce INTEST
Tato instrukce umouje provdt test v podob, jako bychom ovldali tester typu
jehlovho pole (bed-of-nails) tedy nastavovn vstup pro testovn vnitku obvodu
z vnjch pin obvodu a sledovn odezev na jeho vstupech. Akoliv je to nepovinn
instrukce, je jej funkce pevn dna standardem. Testovac vzorky jsou nastavovny pro
vstupy obvodu a na vstupnch pinech jsou snmny odezvy testu
1.2.5 Instrukce IDCODE
Tato instrukce je implementovna pouze v ppad, e je vestavn IDregistr (viz
popis registr v kapitole 1.5 Boundary-scan Registry na stran 10). Pi vykonvn instrukce
je IDregistr zapojen mezi TDI a TDO a pomoc TCK je trvale uloen kombinace vysouvna
smrem k TDO. Nov nasunut kombinace z TDI je ignorovna.
1.2.6 Instrukce USERCODE
Instrukce USERCODE je implementovna podobnm zpsobem jako ID registr,
ovem na rozdl od nj jeho proveden nen svzno dnmi pravidly. Chovn je podobn
instrukci IDCODE

Instrukce Boundary-scan

DFT metody

1.2.7 Instrukce RUNBIST

Tato instrukce zpsob sputn vestavnho testu obvodu (BIST) bez poteby
doplovn testovacch vzork z TDI. Pomoc tto instrukce lze provst i dynamick test,
ovem samotn test lze provdt pouze ve stavu Run-Test/Idle. Vsledky testu mohou bt
zachyceny pouze pomoc funkce stavu CaptureDR.
1.2.8 Instrukce CLAMP
Instrukce CLAMP je pouita pro zen vstup obvodu definovan logick
rovn pomoc BSC. V takovm ppad je zapojen Bypass registr mezi TDI a TDO zatmco
na pinech obvodu je statick hodnota. Poadovan hodnota je nasunuta spolen s testovacmi
vzorky.
1.2.9 Instrukce HIGHZ
Tato instrukce nastav vstupy obvodu do neaktivnho stavu nap. do stavu
vysok impedance. Vyuv se napklad pro umonn testu obvod, kter nejsou vybaveny
Boundary scan testem.
Vech tchto devt instrukc je znmo pod nzvem public instructions a jedn se o
instrukce s definovanou funkc, s definovanmi vazbami a propojenmi uvnit pslunho
obvodu. Existuje vak, podle zvolen dlky instruknho registru, mnostv nevyuitch
kombinac, kter lze pout pro vlastn instrukce (private instructions), je pak maj
uivatelem definovanou funkci a umouj napklad manipulovat s obsahem dalch
uivatelskch registr.

1.3 Test Access Port (TAP) a TAP kontrolr

Pro pochopen zkladnch princip innosti BS je poteba vysvtlit funkci Test
Access portu (TAP) a jeho kontrolru. TAP se skld z tchto vvod:
Test Clock (TCK); vstup testovacch hodin. Jde o vstup, kterm jsou do obvodu
pivedeny testovac hodiny, je taktuj innost cel logiky v testovacm modu. Vtina
innost (zmny stav, snmn hodnot vstup atd.) se provd na nbnou (raising) hranu
tohoto signlu. Pedpokld se tedy, e hodnoty ostatnch vstup jsou ji v tomto okamiku
ustleny.
Test Mode Select (TMS); vstup zen modu kontrolru. Podle nastaven logick
hodnoty dochz ke zmnm TAP kontrolru. Pin obvodu je proveden jako pull-up, tedy
v nezapojenm stavu i po zapnut je nastaven na log 1 a jeho stav je sledovn na nbnou
hranu TCK.
Test Data In (TDI); jednobitov vstup testovacch dat do obvodu. Vlastn cesta
pichzejcch dat je dna stavem IR. Proveden pinu je opt pull-up a opt na nbnou hranu
TCK je sledovna hodnota.
Test Data Out (TDO); jednobitov vstup testovacch dat z obvodu. Vchoz
hodnota je Z tet stav. Tento vstup je aktivn pouze v testovacm reimu a zachycen
hodnoty se na vstupu projev na zvrnou hranu TCK.
Test Reset (TRST); na rozdl od pedchzejcch jde o nepovinn vstup,
asynchronn reset kontrolru. Proveden pinu je opt pull-up, aktivn je v log 0.
6

Test Access Port (TAP) a TAP kontrolr

DFT metody

Signly TMS a TCK jsou pivedeny do stavovho automatu se estncti stavy;

jeho schma je zobrazeno na OBR18.

Obrazek 1.3-1: Stavov diagram TAP kontrolru

Jednotliv npisy pedstavuj jmno pslunho stavu, ipky s logickou hodnotou
znzoruj do kterho stavu automat pejde na nbnou hranu TCK pro uvedenou hodnotu
TMS. Z obrzku je patrno, e obsahuje est stabilnch stav tedy stav ve kterch automat
setrvv jestlie se hodnota TMS nemn: Test-Logic-Reset, Run-Test/Idle, Shift-DR, PauseDR, Shift-IR a Pause-IR. Ovem existuje pouze jedin stabiln stav pro hodnotu TMS rovnou
log 1 Test-Logic-Reset. To znamen, e reset celho testovacho rozhran nastane, jestlie se
nastav TMS do log 1 a pivede se maximln pt hodinovch impuls. Zmna nastane
synchronn a tato vlastnost je dvodem, pro me bt vynechn signl TRST.

1.4 Popis zkladnch stav TAP kontrolru

Jakmile je vyadovno zpstupnn testovacho rozhran, je nastaveno TMS do
log 0 a jsou aktivovny hodiny TCK. Automat opust stav Test Logic Reset a pejde do stavu
Run-test/Idle. Z nj pak lze pejt do vtve ovldn datovho registru (SelectDR) nebo
instruknho registru (SelectIR), ppadn zpt do vchozho stavu.
1.4.1 Test-Logic-Reset [kd F]
Testovac logika je nefunkn, funkn st testovanho obvodu pracuje normln.
Tento stav je stabiln pro TMS = log 1; pro aktivaci testovacho reimu je teba nastavit TMS
do log 0 a pivst hodinov impuls na TCK. Zmna stavu probhne na nbnou hranu TCK.
7

Popis zkladnch stav TAP kontrolru

DFT metody

Jestlie je implementovn nepovinn vstup /TRST dojde k nastaven tohoto stavu

asynchronn v okamiku zmny stavu 1-0. Tento stav ru dve nastavenou instrukci v IR je
nastavena implicitn instrukce (viz popis instrukc v kapitole 1.2 Instrukce Boundary-scan).
1.4.2 Run-Test/Idle [kd C]
Jedn se o stabiln stav, zstv-li TMS = log 0 pi bcch hodinch TCK.
Funkce testovac logiky je zvisl na instrukci kter je nastavena v IR. Jestlie je nap.
nastavena funkce RUNBIST je poteba vykat na dokonen tto funkce prv v tomto
stavu. Jestlie dosud nen zmnna implicitn instrukce, nebo je nastavena instrukce kter
nem definovanou funkci v tomto stavu, tak do testovac logiky nepichz dn zmny na
dcch signlech, ani testovac hodinov signl. Stav IR se tak nemn.
1.4.3 SelectDR [kd 7], SelectIR [kd 4]
Tyto stavy jsou zaazen pro vbr jedn ze dvou vtv stavovho automatu
manipulace s datovmi registry, nebo s instruknm registrem.
1.4.4 CaptureDR [kd 6]
V tomto stavu kontrolru jsou do paralelnch vstup vybranho registru paraleln
nahrna data. Stav registru zstane beze zmn jestlie vybran registr nem paraleln vstupy,
nebo snmn vstup nen vyadovno vybranou instrukc.
1.4.5 ShiftDR [kd 2]
V tomto stavu (stabiln pro TMS = log 0) jsou dve sejmut data sriov
posouvna do TDO na nbnou hranu TCK, do registru jsou nasouvna nov data ze vstupu
TDI. Registr kter nen zaazen do sriov cesty od TDI k TDO zstv jeho stav beze zmn.
Posledn posun se provede v okamiku kdy se stav mn do stavu Exit1DR; vazba TDI
registr TDO je propojena pouze po dobu trvn tohoto stavu.
1.4.6 UpdateDR [kd 5]
Jakmile je kontrolr v tomto stavu je proces sriovho posouvn dat dokonen.
Jestlie to vyaduje platn instrukce v IR, je dve nasunut stav, na zvrnou hranu TCK
pulsu, paraleln nahrn do paralelnch vstup.
1.4.7 CaptureIR [kd E]
Tento stav je podobn ji popsanmu stavu CaptureDR. Do instruknho registru
vak nejsou snmna data z vnjch pin, ale do posuvn sti IR je nasunuta takzvan fixn
hodnota posledn dva bity jsou povinn nastaveny do stavu <x..x01>, ostatn bity mohou
obsahovat data specifick pro konkrtn obvod. Zmna se provede opt na nbnou hranu.
1.4.8 ShiftIR [kd A]
V pedchzejcm kroku nastaven hodnota posuvn sti IR je na nbnou hranu
TCK posouvna smrem k TDO za souasnho nasouvn logickch hodnot ze vstupu TDI.

Popis zkladnch stav TAP kontrolru

DFT metody

Posledn posun se provede v okamiku kdy je ve stavu ShiftIR na TMS nastavena hodnota log
1, tedy v okamiku, kdy se stav mn do stavu Exit1IR.
1.4.9 UpdateIR [kd D]
Na zvrnou hranu TCK pechodu ze stavu Exit1IR nebo Exit2IR se pesune
hodnota posuvn sti IR do paralelnho IR. Od tohoto okamiku je platn nov instrukce.
1.4.10

Exit1DR [kd 1], Exit1IR [kd 9], Exit2DR [kd 0], Exit2IR [kd 8]

Doasn stavy, kter slou jako pechodov, jednotliv registry zstvaj beze
zmny. V ppad, e se vracme zpt do Shift stavu, proces posouvn pokrauje
z pedchozho stavu.
1.4.11

PauseDR [kd 3], PauseIR [kd B]

Tyto stavy jsou zaazeny jako stabiln neaktivn stavy, piem stav registr se
nemn. Slou napklad pro naplnn pamt testeru a pod.
TAP kontrolr, podle aktulnho stavu automatu, ovld ti skupiny dcch
signl (viz Obrazek 1.4-1).

Obrazek 1.4-1: Znzornn vstup TAP kontrolru

Jsou to jednak signlu dc instrukn registr (ClockIR, UpdateIR, ShiftIR),
jednak podobn signly pro zen datovch registr (ClockDR, UpdateDR, ShiftDR).
Posledn skupinou jsou Reset, Select a Enable. Reset je vyuvn instruknm i v datovch
9

Popis zkladnch stav TAP kontrolru

DFT metody

registrech, Select pipojuje podle nastaven instrukce vstup odpovdajcho registru na TDO
a konen Enable aktivuje vstupn tstavov budi bhem testu.

1.5 Boundary-scan Registry

Na Obrazek 1.1-3 je znzornno e obvod s diagnostikou Boundary scan obsahuje
rzn registry. Jsou mezi nimi registry pln definovateln nvrhem, nkter jsou pevn dny
IEEE standardem. Povinn registry jsou tyto:
1.5.1 Instrukn registr (Instruction Register IR)
Instrukn registr (viz Obrazek 1.5-1) je minimln 2 bity dlouh. Tato dlka je
dna potem ty povinnch instrukc, kter je nutno tmto registrem dekdovat. Maximln
dlka nen dna a zle jen na nvrhi obvodu; nejastji se objevuj dlky 4, ppadn 5,
nebo 8 bit. Registr se skld ze dvou registr prvn je posuvn registr (scan), kter slou
pro posun dat od TDI k TDO, druh je pevn (hold) a hodnota se do nj ukld paralelnm
zkoprovnm hodnot z posuvnho registru. Bhem stavu ShiftIR je posuvn st IR
propojena mezi TDI a TDO, taktovna signlem ClockIR, piem hold registr zstv beze
zmny.

Obrazek 1.5-1: Obecn schma architektury instruknho registru

V reimu CaptureIR TAP kontrolru (v okamiku pechodu z CaptureIR do
nsledujcho stavu na nbnou hranu TCK) je do posuvn sti nahrna povinn hodnota
fixn kd. Jde o kombinaci 01 do nejnich bit registru tedy log 1 nejble k TDO;
ostatn bity jsou voliteln, nastaviteln nvrhem obvodu. Implicitn hodnotou instruknho
registru, nastavovanou ve stavu Test-Logic-Reset, je instrukce IDCODE. V ppad, e tato
nepovinn instrukce nen implementovna, je nastavena instrukce BYPASS. Instrukci
obsaenou v IR vyhodnocuje instrukn dekodr, kter kombinan vyhodnocuje obsah IR a
ovld stavy jednotlivch pepna a multiplexer.

10

Boundary-scan Registry

DFT metody

1.5.2 Bypass Registr (BR)

Bypass registr je v podstat jednobitov registr. Je-li nastavena instrukce
BYPASS, je tento registr zapojen mezi TDI a TDO a bhem testu tedy data prochz obvodem
se zpodnm jedinho takt hodin TCK, zbyl st obvodu je testovacm modem nedotena a
me pracovat ve funknm reimu, obvod se vlastn testu neastn. Implicitn hodnota
Bypass registru (nastavena v okamiku pechodu CaptureDR ShiftDR) je log 0.
Pro tuto instrukci je podle IEEE 1149.1 povinn kombinace log 1 na vech bitech
instruknho registru <11...11>
1.5.3 Boundary scan register (BSR)
Kad pin obvodu (krom TAP) je s jdrem obvodu spojen pomoc BSC. Tyto
buky jsou v testovacm reimu seazeny do registru kolem tohoto obvodu do tzv. Boundary
scan registru. Tento registr, v kombinaci s odpovdajc instrukc, umouje sledovat a
nastavovat hodnoty jednotlivch pin.
1.5.4 Identifikan registr (Device Identification Register IDregister)
Identifikan registr je voliteln a je-li implementovn, obsahuje informaci, kter
je uniktn pro konkrtn obvod. Jedn se o 32bitov registr, kter je logicky rozdlen do ty
st (viz Obrazek 1.5-2).

Obrazek 1.5-2: Struktura ID registru

LSB registru (bit 0) povinn obsahuje log 1. Bity 11-1 obsahuj kd vrobce,
v bitech 27-12 je uloena informace o konkrtnm obvodu a posledn st ID registru (bity 3128) obsahuje informaci o verzi. Tyto bity jsou pi instrukci IDCODE vysouvny do TDO. Kd
vrobce je dn pedpisem JEDEC (Standard Manufacturer's Identification Code Publication
JEP106 viz [3] ).

2 SEZNAM POUIT LITERATURY

[1]

Novak O., Pliva Z., Nosek J., Hlawiczka A., Garbolino T., Gucwa K.: Test-Per-Clock
Logic BIST with Semi-Deterministic Test Patterns and Zero-Aliasing Compactor,
Kluwer Academic Publishers - Journal of Electronic Testing: Theory and Applications
20, ISSN 0923-8174

[2]

IEEE Std 1149.1-1993, IEEE Standard Test Access Port,and Boundary-Scan

Architecture. IEEE, Inc., 345 East 47th St., New York, NY 10017-2394.

[3]

http://www.jedec.org Joined Electron Device Engineering Council

11