c) Explique las caractersticas y ventajas de utilizar el lenguaje VHDL.?

Caractersticas
Es un lenguaje normalizado compatible con la mayora de las
herramientas de diseo (Std IEEE 1076-1987)
Permite la comunicacin entre distintos diseadores minimizando
errores y problemas de compatibilidad.
Admite diseo jerrquico.
Los sistemas de prueba (test)pueden escribirse en el mismo lenguaje
y usarse para comprobar distintos modelos.
Permite al diseador concentrase en la funcionalidad del diseo sin
tener que preocuparse en otros factores como: retardos, rea,...
Ventajas

Reduccin del Tiempode Diseo.

Mejora de la Calidaddel Diseo.
Posibilidad de Explorarel Espacio de Diseo.
Tecnologa VLSI/diseo electrnico abiertaa un mayor nmero de
usuarios con poca experiencia

d) Explique en qu casos se puede utilizar sentencias concurrentes y

secuenciales en VHDL?

SENTENCIAS CONCURRENTES
Las sentencias concurrentes son aqullas que se ejecutan
simultneamente en la simulacin, es decir, no existe una prioridad
entre unas u otras. Se utilizan para el modelado del hardware porque
describen adecuadamente su comportamiento. Deben de formar
parte siempre del cuerpo de arquitecturas o de bloques.
SENTENCIAS SECUENCIALES
Sentencias que slo pueden aparecer dentro de procesos y
subprogramas.
Wait
If-then-else
Case
Lazos

2.
Problema 2: Decodificador 3x8
Tabla de verdad
X2
0
0
0
0
1
1
1
1
Cdigo

X1
0
0
1
1
0
0
1
1
VHDL

X0
0
1
0
1
0
1
0
1

S0
1
0
0
0
0
0
0
0

S1
0
1
0
0
0
0
0
0

S2
0
0
1
0
0
0
0
0

S3
0
0
0
1
0
0
0
0

S4
0
1
0
0
1
0
0
0

S5
0
0
0
0
0
1
0
0

S6
0
0
0
0
0
0
1
0

S7
0
0
0
0
0
0
0
1

Ahora vamos a generar nuestra grafica:

Primero generamos nuestras seales

Grafica del generador de seales del quartus:

Luego compilamos :

Luego generamos la seal de salida:

Aqui mostramos la salida del decodificador 3x8

Conclusiones:
En este ejemplo introducimos la sentencia when-else que viene a ser
como una sucesin de sentencias if anidadas. No debemos olvidar al
final la sentencia others en la que se contemplan todos los dems
posibles valores qu puede tomar la entrada, ya que aunque en un
principio parecen estar contempladas, no debemos olvidar queel

tipo std_logic puede tener ms valores aparte del nivel alto y el nivel
bajo, como el de alta impedancia o el don't care (poco importa).