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Análisis y Diseño Con Registros
Análisis y Diseño Con Registros
qxd
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Anlisis y diseo
con registros
07
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Introduccin
Al igual que los contadores, los registros estn implementados con biestables. En esta unidad analizaremos
los registros realizados con biestables comerciales
como elemento bsico para la realizacin de esta funcin, as como algunos de los registros comerciales
integrados en la escala media de integracin (MSI)
dentro de la familia de tecnologa TTL.
Los registros son bloques funcionales destinados a
almacenar o registrar informacin binaria durante un
cierto tiempo, generalmente, dentro de un proceso
global de tratamiento de dicha informacin. As
como un biestable puede almacenar un bit, un conjunto de n biestables constituyen un registro de n
bits. Un registro es, por tanto, un circuito de memoria temporal, capaz de almacenar un nico dato de
n bits, siendo n el nmero de biestables que utiliza
el registro.
Los registros, en funcin de su capacidad o incapacidad para realizar internamente el desplazamiento de
la informacin almacenada en ellos, se clasifican en:
Tipos
de
registros
Registros de
almacenamiento
Registros de
desplazamiento
Por flanco
Por latch
Entrada
Entrada
Entrada
Entrada
serie/salida serie
paralelo/salida serie
paralelo/salida paralelo
serie/salida paralelo
Una forma de representar la informacin que contienen los registros es la que se muestra en la Figura 7.1,
en la que se representa la informacin de cada biestable que compone el registro por un cuadro, de forma
que todos los cuadros unidos forman una tabla de n
bits con la informacin que contiene el registro.
En la Figura 7.1 se representa un registro de 8 bits,
donde cada biestable se ha numerado de 0 a 7, para
indicar su peso de menor a mayor valor. La forma en
que fluyen los datos, es decir, si stos entran y
salen, se esquematiza mediante el empleo de flechas
que indican el sentido de movimiento de datos.
0
183
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As, por ejemplo, si se trata de un registro de entrada serie/salida serie, la representacin es la que se
muestra en la Figura 7.2, en la que podemos interpretar fcilmente el sentido en el que fluyen los datos
de informacin del registro (de izquierda a derecha),
ya que entran por la izquierda y se desplazan y salen
hacia la derecha.
Entrada
Salida
Alimentacin
CLK
CLK
Clear
CLK
CLK
Clear
1
1
1
1
1
1
0
0
0
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
184
QA
QB
QC
QD
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04:44
Pgina 185
QB
QC
QD
VCC
B
4
CLK
PR
IC1A
Q
10
12
11
CLK
CL
1
PR
IC1B
Q
2
3
CL
13
IC2A
CLK
7474
PR
12
11
CLK
CL
7474
10
PR
R1
10 k
CLK
7474
IC2B
CL
13
7474
+ C1
1 F
S
Clear
B
C
D
Clear
CLK
QA
QB
QC
QD
t
t
t
t
t
t
t
t
t
t
185
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04:44
Pgina 186
1C - 2C
1C - 2C
3C - 4C
3C - 4C
1C, 2C y 3C, 4C a nivel alto
1C, 2C y 3C, 4C
a nivel alto
1C, 2C y 3C, 4C
1C, 2C y 3C, 4C
1C, 2C y 3C, 4C a nivel alto
1C, 2C y 3C, 4C a nivel alto
1D
2D
3D
4D
1
1
1
1
1
0
1
1
0
1
0
0
0
0
1
0
1
1
1
0
1
1
1
1
1
1
0
0
0
1
0
0
0
0
1
1
0
0
1
0
1Q
2Q
3Q
4Q
1Q
1Q
16
16
2Q
2Q
15
15
ENABLE
ENABLE
2Q
1C-2C GND
2Q 1C-2C
GND 3Q
3Q
14
13
12
11
14
13
12
11
3Q
3Q
10
10
4Q
4Q
9
9
1D
2D
Q
Q
D
D
D
D
G
G
G
G
Q
Q
Q
Q
Q
Q
Q
Q
D
D
D
D
G
G
G
G
Q
Q
Q
Q
3D
4D
Q
Q
CLK
1Q
1
1
1Q
1Q
2
2
1D
1D
3
4
5
3
4
5
ENABLE
2D
Vcc
2D ENABLE Vcc
3C-4C
3C-4C
6
6
3D
3D
7
7
4D
4D
8
8
4Q
4Q
SN5475
SN5475 (J,
(J, W)
W)
SN54L75
SN54L75 (J)
(J)
SN7475
SN7475 (J,
(J, N)
N)
SN74L75
SN74L75 (J,
(J, N)
N)
SN54LS75
SN54LS75 (J,
(J, W)
W)
SN74LS75
SN74LS75 (J,
(J, N)
N)
186
2Q
3Q
4Q
t
t
t
t
t
t
t
t
t
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04:44
Pgina 187
Actividades propuestas
3
DECENAS
13 12 11 10
9 15 14
a b c d e
1
7
16
4
2
UNIDADES
13 12 11 10
IC6
7448
8 BI/RB0 RBI LT
6
1 15 14 10 11
"1"
16
IC4
7475
Q1 Q1 Q2 Q2 Q3 Q3 Q4 Q4
9 15 14
a b c d e
2
1
IC5
7448
8 BI/RB0 RBI LT
6
1 15 14 10 11
"1"
IC3
7475
Q1 Q1 Q2 Q2 Q3 Q3 Q4 Q4
VCC
D1
D2
D3
D4
C12 C34
13
D1
D2
D3
D4
C12 C34
13
R4
10 k
S2
VCC
12
8 11
12
IC2
7490
QA QB QC QD
8 11
R2
10 k
IC1
7490
QA QB QC QD
IC7A 2
3
S1
7400
IC7B 5
VCC
6
C1
1 F
R1
0 k
7400
+
R3
10 k
VCC
187
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04:44
Pgina 188
de los registros
A Estudio
de almacenamiento
Los registros de almacenamiento estn formados por
un conjunto de biestables aislados entre s, con una
seal de reloj comn a todos ellos, de forma que en
todos se cargan simultneamente los datos presentes en sus entradas, siendo accesibles en cada
momento sus entradas y salidas.
El circuito de la Figura 7.3 es un circuito de almacenamiento de datos de 4 bits, en el que la seal de
entrada se activa por flanco de subida. Su funcionamiento es muy sencillo, cada uno de los biestables
D est separado respecto de los datos de informacin del siguiente, de manera que cuando se pone
un dato en la entrada D de cualquiera de los biestables, ste aparece en la salida Q en el instante en
que se produce un flanco de subida en la seal de
reloj (CLK). Como todos los biestables tienen conectada la seal de sincronismo a la misma seal de
reloj, cuando en sta se produce un flanco de
subida, los cuatro datos presentes en las entradas A,
B, C y D aparecen en las correspondientes salidas QA,
QB, QC y QD (Fig. 7.8).
Data D
QD
QC
QB
QA
4
A otro
latch
188
Enable C
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04:44
Pgina 189
Entradas
Salidas
Q(t+1)
Q(t+1)
L
H
X
H
H
L
L
H
Qt
H
L
Qt
189
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04:44
Pgina 190
QB
QC
QD
VCC
VCC
(Datos)
S2
4
1
IC3A
16
1
(Clear)
S1
7404
PR
IC1A
Q
15
CL
3
9
6
CLK
K
IC1B
14
12
PR
11
4
1
CLK
K
7476
CL
10
16
7476
PR
IC2A
Q
15
CL
3
9
6
CLK
K
14
7476
12
PR
IC2B
Q
R1
10 k
11
CLK
K
CL
8
10
7476
+
C1
1 F
CLK
(Sincronismo)
Figura 7.10. Registro de desplazamiento de entrada serie/salida serie con biestables J-K.
Instante de tiempo
S2
Qt
Qt+1
Qt+2
Qt+3
Qt+4
Qt+5
Qt+6
Qt+7
Qt+8
S1 = 0
X
1
0
1
0
1
1
1
1
X
QA
QB
QC
190
QD
4/12/06
04:44
Pgina 191
CLK
QA
QB
QC
QD
S1
Input Input
A
B
GND CLOCK NC
QH
QH
14
13
12
11
QH
QH
10
CK
NC
NC
NC
NC
VCC
NC
NC
SN5491A (J)
SN54L91 (J)
SN54LS91 (J)
SN7491A (J, N)
SN74L91 (J, N)
SN74LS91 (J, N)
A
t
CLK
QH
QH
t
Qt
Q(t+1) Q(t+2) Q(t+3) Q(t+4) Q(t+5) Q(t+6) Q(t+7) Q(t+8) Q(t+9) Q(t+10) Q(t+11) Q(t+12) Q(t+13) Q(t+14) Q(t+15) Q(t+16) Q(t+17) Q(t+18) Q(t+19) Q(t+20) Q(t+21) Q(t+22) Q(t+23) Q(t+24) Q(t+25) Q(t+26)
Figura 7.13. Cronograma de funcionamiento del registro de desplazamiento entrada serie/salida serie 7491.
191
4/12/06
04:44
Pgina 192
de los registros
A Estudio
de desplazamiento
Los registros de desplazamiento estn formados por
una cadena de n biestables conectados en cascada,
de tal manera que la salida de uno es la entrada del
siguiente. Adems, la entrada de sincronismo es la
misma para todos y cada uno de los biestables.
Los datos en este tipo de registros pueden transferirse en entrada serie o paralelo, la salida tambin
puede transmitirse en serie o paralelo, dando lugar
a distintos tipos de registros, segn la forma de
introducir o extraer la informacin.
CLK
DATOS
QA
QB
QC
QD
t
t
t
t
t
t
192
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04:44
Pgina 193
Entrada 1
QA
QB
QC
QD
0 Salida
Entrada 0
QA
QB
QC
QD
0 Salida
Input
Entrada 1
QA
QB
QC
QD
Entrada 0
QB
QC
QD
QH
QH
H
L
X
H
X
L
H
L
L
L
H
H
0 Salida
QA
Output
0 Salida
Entrada 1
QA
QB
QC
QD
0 Salida
Como la seal de reloj est conectada a un inversor, har que el registro se active por flanco de
subida.
A
B
(12)
(11)
CK
R
Clock
CK
Q
CK
Q
CK
Q
CK
Q
CK
Q
CK
Q
(13)
QH
(14)
QH
CK
Q
(9)
Figura 7.16. Diagrama interno del registro entrada serie/salida serie 7491.
193
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04:51
Pgina 194
Actividades propuestas
15
14
13
12
10
P2D CLEAR
OUTPUT
P1A
P1B P1C P1D
11
CK
PE1 SER. IN
SN5494 (J,W)
SN7494 (J,N)
Figura 7.17. Diagrama de conexin del circuito integrado TTL 7494.
194
Pon a nivel alto la entrada Serial Input y genera cuatro nuevos impulsos de reloj. Mide y anota los resultados obtenidos en la Tabla 7.6.
Genera, durante un instante, un nivel alto en la
entrada Clear. Con las entradas PE1 = PE2 = 0, pon
a nivel alto la entrada Serial Input. Seguidamente,
acciona los conmutadores de forma que en las
entradas P1A, P1B, P1C y P1D se obtengan los datos
0, 0, 1, 1, y en P2A, P2B, P2C y P2D, los datos 1, 1,
0 y 0, respectivamente. Pon, durante un instante, la
entrada PE1 a nivel alto, volviendo a situarla a nivel
bajo. Genera despus cuatro flancos de subida por
la entrada CLK. Mide y anota los resultados que se
van obteniendo en la Tabla 7.7.
Genera un impulso a nivel alto en la entrada Clear.
Seguidamente, pon la entrada PE2 a nivel alto
durante un instante de tiempo. Genera cuatro impulsos de reloj y anota los resultados que se van obteniendo en la Tabla 7.7.
Contesta a las siguientes preguntas:
a) Cul es la capacidad de almacenamiento del
registro?
b) Cul es el tipo de sincronismo de la seal de
reloj del registro?
c) Qu funcin tienen las entradas PE1 y PE2?
d) Qu ocurre cuando la seal de Clear se pone a
nivel alto?
(contina)
Clear
Impulso de
CLK
Serial
Input
1
0
0
0
0
0
0
0
0
0
1
1
0
1
0
1
1
1
1
1
Out
4/12/06
04:51
Pgina 195
1
2
3
4
P1A
P1B
P1C
P1D
16
14
13
11
P2A
P2B
P2C
P2D
6
15
10
PE1
PE2
CLR
7
8
IN
CLK
1
0
0
0
0
0
0
0
Clear
1
0
0
0
0
0
0
CLK
SERIAL INPUT
CLK
Serial Input
P1A
P1B
P1C
P1D
PE1
PE2
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
0
1
0
0
0
0
0
0
0
0
0
0
CLK
Serial Input
P2A
P2B
P2C
P2D
PE1
PE2
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
1
1
1
1
0
0
0
0
0
0
0
0
0
1
0
0
0
0
SALIDA
7494
CLEAR
Clear
OUT 9
Out
Out
195
4/12/06
04:44
Pgina 196
PRESETS
P1A
P2A
(1)
PRESET
ENABLE
INPUTS
PE2
PE1
(16)
P1B
S PRESET QA
CK
CLEAR
P 1C
P 2C
(3)
(13)
P 1D
P 2D
(4)
(11)
(6)
1
CLOCK
(14)
(15)
SERIAL (7)
INPUT
P2B
(2)
R CLEAR QA
B
S PRESET QB
CK
R CLEAR QB
C
S PRESET QC
CK
R CLEAR QC
D
S PRESET QD
CK
R CLEAR
(8)
(10)
Figura 7.19. Diagrama interno del registro de desplazamiento entrada paralelo/salida serie 7494.
196
(9)
OUTPUT
4/12/06
04:45
Pgina 197
Entradas de Preset
Preset interno A
PE1
P1A
PE2
P2A
L
L
X
X
H
X
X
X
L
L
H
X
L
X
L
X
X
H
X
L
X
L
X
X
H (Inactiva)
H (Inactiva)
H (Inactiva)
H (Inactiva)
L (Activa)
L (Activa)
Salidas
internas
Entradas
Clear
H
L
H
H
H
H
H
L
H
L
H
H
H
L
H
H
H
H
H
L
H
L
H
H
H
L
H
L
L
L
CLK Serial
X
X
L
L
X
X
X
X
H
L
Salida
QA
QB
QC
QD
L
H
QA0
H
H
L
L
H
QB0
QA0
QAn
QAn
L
H
QC0
H
QBn
QBn
L
H
QD0
QD0
QCn
QCn
QA0, QB0, QC0, QD0 = estado de QA, QB, QC y QD, respectivamente, despus de producirse un flanco ascendente .
QAn, QBn, QCn = nivel de QA, QB y QC, respectivamente, antes de producirse un flanco ascendente .
Tabla 7.8. Tabla de funcionamiento del circuito integrado 7494.
nivel alto la entrada S/L para permitir el desplazamiento de la informacin almacenada en cada uno
de los biestables.
El circuito 74166 tambin puede utilizarse como
registro de entrada serie/salida serie, utilizando
como entrada el terminal SI (Serial Input). Su funcionamiento se refleja en la Tabla 7.9.
Para una mejor comprensin de este registro de desplazamiento, en la Figura 7.21, de la pgina 193, se
muestra un cronograma de funcionamiento.
Entradas
Clear
Shift/load
Clock
Inhibit
L
H
H
H
H
H
X
X
L
H
H
X
X
L
L
L
L
H
Salidas internas
Clock
Serial
Input
Parallel
A ... H
QA
QB
X
L
X
X
X
H
L
X
X
X
a ... h
X
X
X
L
QA0
a
H
L
QA0
L
QB0
b
QAn
QAn
QB0
Salida
QH
L
QH0
h
QGn
QGn
QH0
197
4/12/06
04:45
Pgina 198
(9)
CLEAR
SERIAL INPUT (1)
SHIFT/LOAD (15)
A
(2)
CK
QA
B
(3)
R
CK
QB
C
(4)
R
CK
QC
D
(5)
R
CK
QD
E
(10)
R
CK
QE
F
(11)
R
CK
QF
G
(12)
R
CK
QG
(14)
(7)
CLOCK
(6)
CLOCK INHIBIT
H
CK
(13)
Figura 7.20. Diagrama lgico del registro de desplazamiento entrada paralelo/salida serie 74166.
198
QH
4/12/06
04:45
Pgina 199
CLOCK
CLOCK INHIBIT
CLEAR
SERIAL INPUT
SHIFT/LOAD
A
H
L
B
C
H
L
PARALLEL D
INPUTS
E
H
L
OUTPUT QH
H
SERIAL SHIFT
CLEAR
INHIBIT
LOAD
H L
H L
H L
SERIAL SHIFT
Actividades propuestas
7
(contina)
199
4/12/06
04:45
Pgina 200
(contina)
CLK
Mode Control
Serial Input
1
0
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
200
QA
QB
QC
QD
4/12/06
04:45
Pgina 201
Mode Control
QA
QB
QC
QD
1
1
1
1
1
1
1
1
1
QB
QB
QB
QB
QB
QB
QB
QB
QB
QC
QC
QC
QC
QC
QC
QC
QC
QC
QD
QD
QD
QD
QD
QD
QD
QD
QD
1
1
1
1
1
0
0
0
0
Tabla 7.11.
Resultados de la Actividad 7.
En estos registros, los datos pueden ser introducidos en paralelo y extrados en paralelo. Su estructura es similar a la que se ha mostrado en las
Figutas 7.19 y 7.20, con la salvedad de que se
hacen accesibles las salidas de todos los biestables. En la Figura 7.23 se muestra el diagrama
DATA INPUTS
A
C
(3)
(2)
MODE (6)
CONTROL
SERIAL (1)
INPUT
D
(4)
(5)
CLOCK 1 (9)
RIGHT-SHIFT
CLOCK 2 (8)
LEFT-SHIFT
CK
S
CK
S
QA
(13)
QA
CK
S
QB
CK
S
QC
(12)
(11)
QB
QC
QD
(10)
QD
OUTPUTS
201
4/12/06
04:45
Pgina 202
Para el modo de trabajo entrada paralelo/salida paralelo, debe ponerse la entrada Mode Control (control de
modo) a nivel alto; cuando esto ocurre las puertas
sealadas con un 2 se abren, dejando pasar los datos
que estn en las entradas paralelo A, B, C y D; si ahora
se produce un flanco de bajada por cualquiera de las
entradas de reloj, se efecta la carga en paralelo.
En este tipo de registro hay que tener cierta precaucin con los cambios de modo. En efecto, si, por
ejemplo, la entrada Clock 1 est a nivel bajo y la
entrada Clock 2 est a nivel alto y se pasa el control
de modo de nivel alto a bajo, se produce un flanco
de bajada en las entradas de reloj de los biestables,
generando un cambio en stos.
B
(2)
"1" (6)
MODE CONTROL
(1)
SERIAL INPUT
Se puede resumir el modo de trabajo de este registro de desplazamiento en la Tabla 7.12 de la pgina
siguiente.
C
(3)
D
(4)
Entrada
serie
(5)
CLOCK 1
RIGHT-SHIFT
CLK
(9)
R
(8)
CLOCK 2
LEFT-SHIFT
CK
S
CK
QA
CK
QB
(13)
Salida
serie
QA
R
CK
QC
(12)
QB
(11)
QC
Figura 7.24. Modo de funcionamiento del registro 7495 como desplazamiento serie a la izquierda.
202
QD
(10)
QD
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04:45
Pgina 203
Inputs
Mode
Control
H
H
H
L
L
L
Outputs
Clocks
Parallel
Serial
2 (L)
1 (RT)
L
X
X
L
L
L
H
H
X
X
X
H
L
L
H
L
H
X
X
X
X
H
L
X
X
X
X
X
X
a
QB*
X
X
X
X
X
X
X
X
X
b
QC*
X
X
X
X
X
X
X
X
X
c
QD*
X
X
X
X
X
X
X
X
X
d
d
X
X
X
X
X
X
X
X
QA
QB
QC
QD
QA0
a
QBn
QA0
H
L
QA0
QA0
QA0
QA0
QA0
QB0
b
QCn
QB0
QAn
QAn
QB0
QB0
QB0
QB0
QB0
QC0
c
QDn
QC0
QBn
QBn
QC0
QC0
QC0
QC0
QC0
QD0
d
d
QD0
QCn
QCn
QD0
QD0
QD0
QD0
QD0
203
4/12/06
04:45
Pgina 204
Ejercicios propuestos
204
4/12/06
04:45
Pgina 205
Ejercicios propuestos
a b c d e
IC1
7448
8 BI/RB0 RBI LT
Vcc
IC2
7475
Q1 Q1 Q2 Q2 Q3 Q3 Q4 Q4
D1
D2
D3
D4
C12 C34
Salida de impulsos
siguiente etapa
QA QB QC QD
IC3
7490
Carga de datos
A B
Entrada
Vcc
Reset
205
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04:45
Pgina 206
Actividades complementarias
Inicializa el circuito, activando durante un instante el pulsador S1. Anota despus el resultado
en la Tabla 7.13.
Genera ocho flancos de bajada por la entrada de
reloj. Mide y anota los resultados parciales y final
que obtengas en la Tabla 7.13.
Partiendo del estado que se muestra en el cronograma de la Figura 7.27, completa el cronograma
de funcionamiento.
Utilizando biestables J-K del tipo 7476, implementa un circuito contador Johnson como el que se
muestra en la Figura 7.26.
Conecta la entrada de reloj al pulsador con circuito antirrebotes del equipo didctico.
Conecta las salidas de los biestables a los indicadores de estado lgico.
QA
QB
QC
QD
VCC
IC1A
CLK
PR
CLK
K
IC1B
J
PR
CLK
CL
Q
7476
CL
IC2A
J
PR
CLK
Q
7476
CL
IC2B
J
PR
R1
10 k
CLK
Q
7476
CL
Inicializacin
S1
Q
7476
+
C1
1 F
Figura 7.26. Contador Johnson con biestables J-K conectados como un registro.
CLK
QA
QB
QC
QD
S1
t
t
t
t
t
t
Figura 7.27. Cronograma de funcionamiento del contador Johnson del circuito de la Figura 7.26.
206
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04:45
Pgina 207
Actividades complementarias
Conecta la entrada de reloj al pulsador con circuito antirrebotes del equipo didctico.
Conecta las salidas de los biestables a los indicadores de estado lgico.
Inicializa el circuito, activando durante un instante
el pulsador S1. Anota el resultado en la Tabla 7.14.
Genera, seguidamente, cinco flancos de bajada por
la entrada de CLK. Mide y anota en la Tabla 7.14 los
resultados que se van obteniendo.
Partiendo del estado que se muestra en el cronograma de la Figura 7.27, completa el cronograma
de funcionamiento correspondiente al circuito de
la Figura 7.28.
Realiza un contador en anillo utilizando para ello
el circuito integrado 7495.
S1
CLK
ON
OFF
OFF
OFF
OFF
OFF
OFF
OFF
OFF
QA
QB
QC
QD
S1
CLK
ON
OFF
OFF
OFF
OFF
OFF
QA
QB
QC
QD
QB
QC
QD
VCC
IC1A
J
CLK
PR
CLK
K
IC1B
PR
CLK
CL
7476
CL
IC2A
PR
CLK
7476
IC2B
PR
R1
10 k
CLK
CL
7476
CL
S1
7476
+ C1
1 F
207