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07 GIL PADILLA - Electrnica digital y microprogramable.

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Anlisis y diseo
con registros

En esta unidad aprenders a:

Analizar los registros de


almacenamiento, tambin
llamados latches.

Conocer el circuito integrado 7475.

Analizar los registros de


desplazamiento, tambin llamados
shifters.

Conocer los circuitos integrados 7491


y 7494 que contienen registros de
desplazamiento de entrada
serie/salida serie y entrada
paralelo/salida serie,
respectivamente.

Conocer el circuito integrado


7495 que contiene un registro
de desplazamiento de
entrada paralelo/salida
paralelo.

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7. Anlisis y diseo con registros


Introduccin

Introduccin
Al igual que los contadores, los registros estn implementados con biestables. En esta unidad analizaremos
los registros realizados con biestables comerciales
como elemento bsico para la realizacin de esta funcin, as como algunos de los registros comerciales
integrados en la escala media de integracin (MSI)
dentro de la familia de tecnologa TTL.
Los registros son bloques funcionales destinados a
almacenar o registrar informacin binaria durante un
cierto tiempo, generalmente, dentro de un proceso
global de tratamiento de dicha informacin. As
como un biestable puede almacenar un bit, un conjunto de n biestables constituyen un registro de n
bits. Un registro es, por tanto, un circuito de memoria temporal, capaz de almacenar un nico dato de
n bits, siendo n el nmero de biestables que utiliza
el registro.
Los registros, en funcin de su capacidad o incapacidad para realizar internamente el desplazamiento de
la informacin almacenada en ellos, se clasifican en:

bits de un biestable a otro, se generan los registros


de desplazamiento.
Un registro de desplazamiento consta esencialmente de una cadena de biestables conectados en
cascada, siendo la salida de uno la entrada del
siguiente. Para convertir el circuito en sncrono, se
conecta una seal de reloj a todos los biestables para
que stos transfieran al mismo tiempo su contenido.
Se puede utilizar para la implementacin de estos
registros cualquiera de los biestables que se han
estudiado en la Unidad 5, pero normalmente se utilizarn biestables del tipo J-K, R-S y D, que pueden
disponer de entradas asncronas de Preset y/o Clear.
Por tanto, podemos encontrar registros que por la
forma de recibir y de transmitir la informacin pueden pertenecer a uno de los tipos mostrados en el
siguiente cuadro:

Tipos
de
registros

Registros de almacenamiento (latch registers).


Registros de desplazamiento (shift registers).
Los registros de almacenamiento estn formados por
un conjunto de biestables (normalmente tipo D) aislados entre s, con una seal de reloj comn a todos
ellos, de forma que en todos se cargan simultneamente los datos presentes en sus entradas, siendo
accesibles en cada momento sus entradas y salidas.
Si los registros de almacenamiento se activan por
nivel, tambin reciben el nombre de latch (cerrojo).
Las formas en que se hace llegar la informacin al
registro, y de extraerla posteriormente del mismo,
dan lugar a distintos tipos de registros.
Los datos pueden ser transferidos al registro en
forma serie o paralelo. De la misma manera, podemos transferir la informacin de un registro al exterior. En el formato serie se dispondr de una sola
lnea y los bits irn apareciendo uno tras otro, normalmente sincronizados con una seal de reloj. En
el segundo caso habr tantos conductores como bits
tenga la seal binaria a registrar (bus de conductores). Cuando, adems de la funcin de memoria, se
requiere dentro de un registro el poder desplazar

Registros de
almacenamiento
Registros de
desplazamiento

Por flanco
Por latch

Entrada
Entrada
Entrada
Entrada

serie/salida serie
paralelo/salida serie
paralelo/salida paralelo
serie/salida paralelo

Tipos de registros por la forma de recibir y transmitir


la informacin.

Una forma de representar la informacin que contienen los registros es la que se muestra en la Figura 7.1,
en la que se representa la informacin de cada biestable que compone el registro por un cuadro, de forma
que todos los cuadros unidos forman una tabla de n
bits con la informacin que contiene el registro.
En la Figura 7.1 se representa un registro de 8 bits,
donde cada biestable se ha numerado de 0 a 7, para
indicar su peso de menor a mayor valor. La forma en
que fluyen los datos, es decir, si stos entran y
salen, se esquematiza mediante el empleo de flechas
que indican el sentido de movimiento de datos.
0

Figura 7.1. Representacin del contenido de un registro


de 8 bits.

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7. Anlisis y diseo con registros


7.1 Anlisis de registros de almacenamiento

As, por ejemplo, si se trata de un registro de entrada serie/salida serie, la representacin es la que se
muestra en la Figura 7.2, en la que podemos interpretar fcilmente el sentido en el que fluyen los datos
de informacin del registro (de izquierda a derecha),
ya que entran por la izquierda y se desplazan y salen
hacia la derecha.

Entrada

Salida

Figura 7.2. Representacin de un registro entrada


serie/salida serie.

7.1 Anlisis de registros de almacenamiento


Actividades propuestas
1

Con dos circuitos integrados TTL del tipo 7474,


monta un registro de almacenamiento de 4 bits
como el que se muestra en la Figura 7.3.
Conecta las salidas de los biestables QA, QB, QC y QD
a los diodos LED del equipo didctico para visualizar y medir los valores que toman en cada
momento las salidas del circuito.
Alimenta el circuito y mide el valor que toman en
ese instante las salidas, anotando los resultados en
la Tabla 7.1.
Utilizando los conmutadores lgicos del equipo
didctico de electrnica digital sobre el que se est
montando el circuito, introduce por las entradas A,
B, C y D los datos 1, 0, 1, 0, respectivamente.
Mediante el empleo del pulsador con circuito antirrebotes, genera un flanco de subida por la entrada
de reloj y posteriormente uno de bajada. Mide los
valores que toman las salidas y anota los resultados en la Tabla 7.1.
Actuacin

Alimentacin

CLK
CLK
Clear

CLK
CLK
Clear

1
1
1
1
1
1

0
0
0
1
1
1

1
1
1
0
0
0

0
0
0
0
0
0

Tabla 7.1. Resultados de la Actividad 1.

184

Activa el pulsador de Clear durante un instante.


Mide y anota el valor que toman las salidas de los
biestables en la Tabla 7.1.
Introduce ahora los datos 1, 1, 0, 0 por la entrada
de los biestables A, B, C y D. Genera un flanco de
subida por la seal de reloj y uno de bajada, posteriormente. Mide el valor que toman las salidas de
circuito y anota el resultado en la Tabla 7.1.
Activa nuevamente la entrada de Clear.
Completa el cronograma de la Figura 7.4.
Contesta a las siguientes preguntas:

Registros de almacenamiento. Latch.

QA

QB

QC

QD

a) Cul es el modo de sincronismo del registro de


la Figura 7.3?
b) Cul es la capacidad de almacenamiento del
registro?
c) Qu tipo de registro es?
d) En qu momento se transfiere la informacin
al registro?

Registros de almacenamiento. Latch integrado.


En la Figura 7.5 se muestra el diagrama de conexin del
latch de 4 bits 7475 fabricado en tecnologa TTL.
Conecta las salidas de los biestables 1Q, 2Q, 3Q
y 4Q a los diodos LED del equipo didctico, para
visualizar y medir los valores que toman en cada
momento las salidas del circuito.
Emplea los conmutadores lgicos del equipo didctico para introducir, por las entradas 1D, 2D, 3D y
4D, los valores 1, 0, 1, 0, respectivamente.
(contina)

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7. Anlisis y diseo con registros


7.1 Anlisis de registros de almacenamiento

Actividades propuestas (continuacin)


Salidas de datos
Entradas de datos
QA

QB

QC

QD
VCC

B
4

CLK

PR

IC1A
Q

10
12
11

CLK
CL
1

PR

IC1B
Q

2
3

CL
13

IC2A

CLK

7474

PR

12
11

CLK

CL

7474

10

PR

R1
10 k

CLK

7474

IC2B

CL
13

7474
+ C1

1 F

S
Clear

Figura 7.3. Registro de almacenamiento con biestables D.

Utiliza el pulsador con circuito antirrebotes para


generar un flanco de subida por las entradas de reloj
1C, 2C (pin 13) y despus uno de bajada. Genera,
A

B
C
D
Clear
CLK
QA
QB
QC
QD

t
t
t
t
t
t
t
t
t
t

Figura 7.4. Cronograma de funcionamiento del circuito de la


Figura 7.3.

seguidamente, un flanco de subida por las entradas


de reloj 3C, 4C (pin 4) y uno de bajada. Mide los
valores que toman las salidas y anota los resultados
en la Tabla 7.2.
Pon a nivel alto las entradas 1C, 2C (pin 13) y 3C,
4C (pin 3). Cambia ahora los datos de las entradas
1D, 2D, 3D y 4D por 1, 1, 1, 1, respectivamente. A
continuacin, pon a nivel bajo las entradas de
reloj y vuelve a cambiar los datos de entrada por
0, 0, 1, 1. Mide los valores que toman las salidas y
anota los resultados en la Tabla 7.2.
Une las patillas 4 y 13, correspondientes a las entradas de reloj, que ahora sern una sola. Introduce por
la entrada de los biestables 1D, 2D, 3D y 4D los
datos 1, 1, 0, 0. Genera un flanco de subida por la
seal de reloj y despus uno de bajada. Mide el valor
que toman las salidas de circuito y anota el resultado en la Tabla 7.2.
Pon a nivel alto las entradas de reloj y cambia
ahora los datos de entrada 1D, 2D, 3D y 4D por 0,
1, 0, 1, respectivamente. Despus, pon a nivel
(contina)

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7. Anlisis y diseo con registros


7.1 Anlisis de registros de almacenamiento

Actividades propuestas (continuacin)


Actuacin

1C - 2C
1C - 2C

3C - 4C
3C - 4C
1C, 2C y 3C, 4C a nivel alto
1C, 2C y 3C, 4C
a nivel alto
1C, 2C y 3C, 4C
1C, 2C y 3C, 4C
1C, 2C y 3C, 4C a nivel alto
1C, 2C y 3C, 4C a nivel alto

1D

2D

3D

4D

1
1
1
1
1
0
1
1
0
1

0
0
0
0
1
0
1
1
1
0

1
1
1
1
1
1
0
0
0
1

0
0
0
0
1
1
0
0
1
0

1Q

2Q

3Q

4Q

Tabla 7.2. Resultados de la Actividad 2.

bajo las entradas de reloj y vuelve a cambiar los


datos de entrada por 1, 0, 1, 0. Mide los valores
que toman las salidas y anota los resultados en la
Tabla 7.2.

1Q
1Q
16
16

2Q
2Q
15
15

ENABLE
ENABLE

2Q
1C-2C GND
2Q 1C-2C
GND 3Q
3Q
14
13
12
11
14
13
12
11

3Q
3Q
10
10

4Q
4Q
9
9

1D
2D

Q
Q

D
D

D
D

G
G

G
G

Q
Q

Q
Q

Q
Q

Q
Q

D
D

D
D

G
G

G
G

Q
Q

Q
Q

3D
4D

Q
Q

CLK
1Q

1
1
1Q
1Q

2
2
1D
1D

3
4
5
3
4
5
ENABLE
2D
Vcc
2D ENABLE Vcc
3C-4C
3C-4C

6
6
3D
3D

7
7
4D
4D

8
8
4Q
4Q

SN5475
SN5475 (J,
(J, W)
W)
SN54L75
SN54L75 (J)
(J)

SN7475
SN7475 (J,
(J, N)
N)
SN74L75
SN74L75 (J,
(J, N)
N)

SN54LS75
SN54LS75 (J,
(J, W)
W)

SN74LS75
SN74LS75 (J,
(J, N)
N)

Figura 7.5. Diagrama de conexin del circuito 7475.

186

Completa el cronograma de la Figura 7.6, suponiendo que


estn unidas las entradas 1C, 2C y 3C, 4C a la seal CLK.

2Q
3Q
4Q

t
t
t
t
t
t
t
t
t

Figura 7.6. Cronograma de funcionamiento del latch 7475, donde CLK


es C1, C2 y C3, C4.

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7. Anlisis y diseo con registros


7.1 Anlisis de registros de almacenamiento

Actividades propuestas
3

Circuito de aplicacin con contadores y latchs integrados.

Explica razonadamente las siguientes cuestiones:


a) Por qu se ponen a cero los displays cuando
se alimenta el circuito?
b) Por qu cada vez que se pulsa S1, se incrementa en uno el visualizador?
c) Por qu cada vez que se activa S2, se pueden
producir incrementos del turno, pulsando S1,
sin que se visualicen los cambios hasta que se
desactiva S2?
Modifica el circuito para incluir un interruptor
o pulsador que al activarse ponga a cero los contadores.

Monta el circuito que se muestra en la Figura 7.7,


que permite indicar el turno de espera en un establecimiento de 00 a 99.
Confirma que inicialmente el circuito se pone a
cero cuando se conecta la alimentacin.
Verifica que cada vez que se activa el pulsador S1
se incrementa en uno el visualizador.
Comprueba que al cerrarse el interruptor S2 se
pueden producir incrementos del turno sin que
se visualicen, hasta que el interruptor S2 est de
nuevo en circuito abierto.

DECENAS

13 12 11 10

9 15 14

a b c d e

1
7

16

4
2

UNIDADES

13 12 11 10

IC6
7448

8 BI/RB0 RBI LT
6

1 15 14 10 11

"1"

16

IC4
7475

Q1 Q1 Q2 Q2 Q3 Q3 Q4 Q4

9 15 14

a b c d e

2
1

IC5
7448

8 BI/RB0 RBI LT
6

1 15 14 10 11

"1"

IC3
7475

Q1 Q1 Q2 Q2 Q3 Q3 Q4 Q4

VCC
D1

D2

D3

D4

C12 C34

13

D1

D2

D3

D4

C12 C34

13

R4
10 k

S2
VCC
12

8 11

12

IC2
7490

QA QB QC QD

8 11

R2
10 k

IC1
7490

QA QB QC QD

IC7A 2
3

A B R0(1) R0(2) R9(1) R9(2)


14

A B R0(1) R0(2) R9(1) R9(2)


14

S1

7400

IC7B 5

VCC
6

C1
1 F
R1
0 k

7400
+

R3
10 k
VCC

Figura 7.7. Circuito para organizar el turno de una fila.

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7. Anlisis y diseo con registros


7.1 Anlisis de registros de almacenamiento

de los registros
A Estudio
de almacenamiento
Los registros de almacenamiento estn formados por
un conjunto de biestables aislados entre s, con una
seal de reloj comn a todos ellos, de forma que en
todos se cargan simultneamente los datos presentes en sus entradas, siendo accesibles en cada
momento sus entradas y salidas.
El circuito de la Figura 7.3 es un circuito de almacenamiento de datos de 4 bits, en el que la seal de
entrada se activa por flanco de subida. Su funcionamiento es muy sencillo, cada uno de los biestables
D est separado respecto de los datos de informacin del siguiente, de manera que cuando se pone
un dato en la entrada D de cualquiera de los biestables, ste aparece en la salida Q en el instante en
que se produce un flanco de subida en la seal de
reloj (CLK). Como todos los biestables tienen conectada la seal de sincronismo a la misma seal de
reloj, cuando en sta se produce un flanco de
subida, los cuatro datos presentes en las entradas A,
B, C y D aparecen en las correspondientes salidas QA,
QB, QC y QD (Fig. 7.8).

capacidad de almacenamiento de 4 bits, conectados


dos a dos a una seal de sincronismo, de tal manera
que el primero y el segundo latch estn sincronizados por la seal 1C, 2C (pin 13), y el tercero y el
cuarto, por la seal 3C, 4C (pin 4). Adems, el circuito
dispone de una salida negada por dato almacenado.
Su estructura interna para un latch, es decir, para almacenar un solo bit, es la que se muestra en la Figura 7.9,
en la que se puede apreciar que est formado por dos
puertas AND, una NOR y dos inversores, de los cuales
uno de ellos es un amplificador de corriente. Su funcionamiento es el siguiente: cuando la entrada de Enable o C est a nivel bajo, en la salida de la puerta AND3
habr un nivel bajo, independientemente de la entrada
de datos, mientras que a la salida de la puerta AND2
aparecer el valor que tuviera en ese instante la salida
Qt (es decir, en el instante anterior al cambio del valor
de la entrada C). En consecuencia, a la salida de la
puerta NOR aparecer el valor negado de Qt, que se
aprovecha para obtener la salida
Qt, que vuelve a
negarse a la salida del buffer inversor 5, por lo que la
salida Qt no vara.

Data D

QD

QC

QB

QA

4
A otro
latch

Figura 7.8. Representacin del flujo de informacin del


circuito de la Figura 7.3.

188

Enable C

Figura 7.9. Diagrama interno de uno de los latch del


C.I. 7475.

Respecto de las entradas asncronas, las entradas


Preset estn puestas a nivel alto, por lo que no
actan, mientras que las entradas Clear estn conectadas a un circuito RC de inicializacin que pone a
cero las salidas del registro en el momento de alimentar el circuito. Adems, el pulsador S es capaz
de poner a cero el registro cuando es activado
poniendo un nivel bajo en las entradas Clear, independientemente de la seal de sincronismo.

Cuando la entrada de Enable C est a nivel alto, a la


entrada de la puerta NOR le llega el valor del dato de
entrada y un nivel bajo; luego a su salida se tendr el
dato de entrada negado, que vuelve a negarse para
obtener la salida Qt. Mientras que la entrada de Enable est a nivel alto, cualquier variacin de la entrada
de datos se refleja en la salida, quedando almacenado
(encerrojado) el dato slo cuando la entrada de Enable se pone a nivel bajo. Por tanto, su tabla de funcionamiento es la que se muestra en la Tabla 7.3.

Cuando los registros de almacenamiento se activan


por nivel, tambin reciben el nombre de latch. Es el
caso del circuito integrado TTL 7475, que tiene una

En la Figura 7.7 se muestra un circuito en el que se


utilizan registros de datos. El circuito est constituido por dos contadores en BCD del tipo 7490

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7. Anlisis y diseo con registros


7.2 Anlisis de registros de desplazamiento

Entradas

Salidas

Q(t+1)

Q(t+1)

L
H
X

H
H
L

L
H
Qt

H
L
Qt

Tabla 7.3. Tabla de funcionamiento del C.I. TTL 7475.

conectados en cascada y cuyo funcionamiento ya


estudiamos en la Unidad 6. Para generar los impulsos de incremento se utiliza un circuito antirrebotes
con puertas NAND, que tambin se ha estudiado en
la unidad anterior. Las salidas de los contadores se
conectan a las entradas de dos circuitos del tipo
7475, que tienen unidas todas las entradas Enable,
de manera que cuando estn puestas a nivel alto,
los latch son transparentes a los datos que les llegan de los contadores y stos pasan directamente al
circuito de visualizacin. Cuando se quiere que salte

el turno sin que se visualice en el display, se pone


la entrada de Enable a nivel bajo; en este instante,
la informacin que tenan a la entrada se transfiere
a la salida, quedando sta bloqueada (encerrojada),
por tanto, el circuito de visualizacin marcar el
nmero que tuviera en ese momento la salida del
latch. Si se activa varias veces el pulsador de cuenta
de impulsos, la visualizacin permanecer en el
nmero que tuviera anteriormente, y slo cuando la
seal de Enable est a nivel alto, cambiar el nuevo
nmero a visualizar, que coincidir con el nmero
decimal que tengan los contadores.
El circuito de visualizacin est compuesto por dos
decodificadores de BCD a 7 segmentos del tipo
ctodo comn y que estn configurados para que no
se ilumine el cero de las decenas, si el dato a visualizar es menor de 10BCD. Adems, el circuito dispone
de un sistema de inicializacin automtica implementado por una resistencia (R1) y un condensador
(C1), que hace que los contadores se pongan a cero
al conectar la alimentacin al circuito.

7.2 Anlisis de registros de desplazamiento


Actividades propuestas
4

Registro de desplazamiento con biestables J-K.


Utilizando dos circuitos integrados TTL del tipo 7476
y una puerta inversora del tipo 7404, monta un registro de desplazamiento (entrada serie/salida paralelo
y entrada serie/salida serie) de 4 bits, como el que se
muestra en la Figura 7.10.
Conecta cada una de las salidas de los biestables (QA
a QD) a un LED indicador de nivel lgico, del equipo
didctico sobre el que ests montando el circuito, y
la entrada de sincronismo CLK al pulsador de impulsos con un circuito antirrebotes.
Alimenta el circuito y mide en ese instante el valor
que toman cada una de las salidas de los biestables.
Anota en la Tabla 7.4 el resultado obtenido y explica
a qu es debido.
Si el estado de todas las salidas de los biestables
no es un nivel bajo, activa el pulsador S1.

Utiliza el conmutador S2 para introducir un nivel


alto por la entrada de datos serie. Seguidamente,
genera un flanco de bajada por la entrada CLK. Pon
a nivel bajo el conmutador S2 y genera un flanco
de bajada por la entrada de sincronismo. Vuelve a
poner S2 a nivel alto y genera posteriormente otro
impulso de sincronismo. Pon nuevamente el conmutador S2 a nivel bajo y genera un nuevo impulso
de sincronismo. Cada vez que se genera un impulso de sincronismo, mide el estado de la salida de
cada uno de los biestables y anota el resultado en
la Tabla 7.4.
Genera cuatro impulsos de sincronismo seguidos.
Mide y anota en la Tabla 7.4 el valor de las salidas
de los biestables para cada uno de los impulsos.
Completa el cronograma de la Figura 7.11 de la
pgina 185, que indica el funcionamiento del
registro de la Figura 7.10.
(contina)

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Pgina 190

7. Anlisis y diseo con registros


7.2 Anlisis de registros de desplazamiento

Actividades propuestas (continuacin)


QA

QB

QC

QD
VCC

VCC

(Datos)
S2
4
1

IC3A

16
1

(Clear)
S1

7404

PR

IC1A
Q

15

CL
3

9
6

CLK
K

IC1B

14

12

PR

11

4
1

CLK
K

7476

CL

10

16

7476

PR

IC2A
Q

15

CL
3

9
6

CLK
K

14

7476

12

PR

IC2B
Q

R1
10 k

11

CLK
K

CL
8

10

7476
+

C1
1 F

CLK
(Sincronismo)

Figura 7.10. Registro de desplazamiento de entrada serie/salida serie con biestables J-K.

Instante de tiempo

S2

Qt
Qt+1
Qt+2
Qt+3
Qt+4
Qt+5
Qt+6
Qt+7
Qt+8
S1 = 0

X
1
0
1
0
1
1
1
1
X

QA

QB

QC

Tabla 7.4. Resultados de la Actividad 3.

Contesta a las siguientes preguntas:


a) Qu ocurre si cuando el estado de los biestables es QA
= 0, QB = 1, QC = 0 y QD = 1, activas el pulsador S1?
b) Qu tipo de sincronismo emplea este registro?
c) Cuntos impulsos de la seal de sincronismo tienen que producirse para que el primer dato, que se
introduce por la entrada de datos serie, aparezca
en la salida de datos serie (QD)?

190

d) Cul es el nmero de datos que es capaz de almacenar este registro simultneamente?

QD

Ensayo y experimentacin con un registro comercial


de desplazamiento entrada serie/salida serie 7491.
En la Figura 7.12, de la pgina siguiente, se muestra
el diagrama de conexin del registro de desplazamiento entrada serie/salida serie 7491, fabricado en
tecnologa TTL.
Conecta la entrada de reloj (pin 9) a la salida del pulsador con circuito antirrebotes del equipo didctico,
para controlar, de forma manual, el nmero de impulsos que llegan al registro. Conecta las salidas
QH (pin 13) y QH (pin 14) a los diodos indicadores de
nivel lgico. Asimismo, conecta las entradas A (pin
12) y B (pin 11) a dos conmutadores que denominaremos S1 y S2, respectivamente, y que pueden dar a
su salida un nivel alto o bajo.
Introduce los datos que se muestran en el cronograma de la Figura 7.13 y completa las salidas que se
obtienen para cada una de las seales de reloj.
(contina)

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7. Anlisis y diseo con registros


7.2 Anlisis de registros de desplazamiento

Actividades propuestas (continuacin)


S2
t

CLK

QA

QB

QC

QD

Figura 7.11. Cronograma de


funcionamiento del registro
de desplazamiento de la
Figura 7.10.

S1

Figura 7.12. Diagrama de conexin


del circuito integrado 7491.

Input Input
A
B
GND CLOCK NC

QH

QH

14

13

12

11

QH

QH

10

CK

NC

NC

NC

NC

VCC

NC

NC

SN5491A (J)
SN54L91 (J)
SN54LS91 (J)

SN7491A (J, N)
SN74L91 (J, N)
SN74LS91 (J, N)

A
t

CLK

QH

QH

t
Qt

Q(t+1) Q(t+2) Q(t+3) Q(t+4) Q(t+5) Q(t+6) Q(t+7) Q(t+8) Q(t+9) Q(t+10) Q(t+11) Q(t+12) Q(t+13) Q(t+14) Q(t+15) Q(t+16) Q(t+17) Q(t+18) Q(t+19) Q(t+20) Q(t+21) Q(t+22) Q(t+23) Q(t+24) Q(t+25) Q(t+26)

Figura 7.13. Cronograma de funcionamiento del registro de desplazamiento entrada serie/salida serie 7491.

191

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7. Anlisis y diseo con registros


7.2 Anlisis de registros de desplazamiento

de los registros
A Estudio
de desplazamiento
Los registros de desplazamiento estn formados por
una cadena de n biestables conectados en cascada,
de tal manera que la salida de uno es la entrada del
siguiente. Adems, la entrada de sincronismo es la
misma para todos y cada uno de los biestables.
Los datos en este tipo de registros pueden transferirse en entrada serie o paralelo, la salida tambin
puede transmitirse en serie o paralelo, dando lugar
a distintos tipos de registros, segn la forma de
introducir o extraer la informacin.

Estudio de los registros


de desplazamiento entrada
serie/salida serie

En este tipo de registros la informacin llega en serie


a travs de un terminal y se obtiene la salida de los
datos tambin en serie a travs de otro terminal.
En la Figura 7.10 se muestra un circuito que se comporta como un registro de entrada serie/salida serie,
si se considera que la entrada llega a travs del conmutador S2 y la salida se obtiene a travs de QD.
Como los biestables son del tipo Master-Slave, la
entrada de datos se transfiere en los flancos de
bajada de la seal de reloj. El nmero de biestables
del registro es cuatro, y como puede apreciarse,

estn dispuestos de manera que la entrada J de cada


biestable est conectada a la salida Q del biestable
anterior, excepto en el primer biestable, cuya
entrada J coincide con la de datos serie. Por otra
parte, la entrada K de cada biestable est conectada
a la salida Q del biestable anterior, excepto en el primero de los biestables, que est conectada a la
entrada de datos negada. Las entradas Preset estn
puestas a nivel alto, por lo que no actan, mientras
que las Clear se utilizan para inicializar el registro
ponindolo a cero, cuando se activa el pulsador S1.
Al alimentar el circuito se produce una puesta a cero
de los biestables, ya que inicialmente el condensador C1 se encuentra descargado, por lo que, durante
un instante de tiempo, hasta que alcanza el valor de
tensin correspondiente a un nivel alto, las entradas Clear de todos los biestables estn a nivel bajo,
produciendo un reset del circuito.
Supongamos que se quiere introducir la secuencia
0101. Para ello, se pone S2 = 1 y se produce un
flanco de bajada por CLK, en este mismo instante
QA = 1, mientras que QB = QC = QD = 0. Seguidamente,
se pone S2 = 0 y se genera un nuevo flanco de
bajada en CLK, lo que provoca que QB = 1 y QA = QC =
= QD = 0. Se van introduciendo el resto de los datos
de entrada y las correspondientes seales de sincronismo y se obtiene el diagrama de tiempos de la
Figura 7.14, en el que se representan tambin los
impulsos de sincronismo necesarios para que, por QD,
se obtenga la secuencia completa de datos.

CLK
DATOS
QA
QB
QC
QD

t
t
t
t
t
t

Figura 7.14. Cronograma de funcionamiento del registro de la Figura 7.10.

192

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7. Anlisis y diseo con registros


7.2 Anlisis de registros de desplazamiento

El proceso tambin puede verse reflejado en la


Figura 7.15.

Como puede apreciarse, este registro est realizado


con 8 biestables R-S de tipo Master-Slave pero, debido
al inversor existente entre la entrada R y S, stas tendrn siempre valores complementarios.

Un registro entrada serie/salida serie integrado en


tecnologa TTL MSI es el 7491, cuyo diagrama
interno se muestra en la Figura 7.16.

Las entradas A y B son las entradas de una puerta


NAND, que introduce la informacin en el primero de
los biestables, y pueden usarse, indistintamente, una
como entrada de datos y otra como entrada de validacin.

Estado del registro en el instante inicial

Entrada 1

QA

QB

QC

QD

0 Salida

Su tabla de funcionamiento es la que se muestra en


la Tabla 7.5, en la que se indica el valor de la salida
QH despus de 8 impulsos de sincronismo por la
entrada Clock.

Estado del registro despus del primer flanco de bajada

Entrada 0

QA

QB

QC

QD

0 Salida

Input

Estado del registro despus del segundo flanco de bajada

Entrada 1

QA

QB

QC

QD

Entrada 0

QB

QC

QD

QH

QH

H
L
X

H
X
L

H
L
L

L
H
H

0 Salida

Estado del registro despus del tercer flanco de bajada

QA

Output

Tabla 7.5. Tabla de funcionamiento del C.I. TTL MSI 7491.

0 Salida

Estado del registro despus del cuarto flanco de bajada

Entrada 1

QA

QB

QC

QD

0 Salida

En este instante, en la salida est el primer dato que


entr, con tres flancos de bajada ms; en la salida se
obtienen los tres datos restantes.

Como la seal de reloj est conectada a un inversor, har que el registro se active por flanco de
subida.

Figura 7.15. Movimiento de la informacin en el circuito


de la Figura 7.10.

A
B

Anlisis de los registros


de desplazamiento entrada
paralelo/salida serie

(12)

(11)

CK
R

Clock

CK
Q

CK
Q

CK
Q

CK
Q

CK
Q

CK
Q

(13)
QH

(14)
QH

CK
Q

(9)

Figura 7.16. Diagrama interno del registro entrada serie/salida serie 7491.

193

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7. Anlisis y diseo con registros


7.2 Anlisis de registros de desplazamiento

Actividades propuestas

Ensayo y experimentacin con un registro comercial


de desplazamiento entrada paralelo/salida serie
7494.
En la Figura 7.17 se muestra el diagrama de conexin
del registro de desplazamiento entrada paralelo/salida
serie 7494, fabricado en tecnologa TTL.
Realiza el montaje que se muestra en la Figura 7.18.
Conecta la entrada Clock (pin 8) a la salida del pulsador con circuito antirrebotes del equipo didctico.
Conecta la salida Out (pin 9) a uno de los indicadores
de nivel lgico.
Pon los conmutadores Load 1 y Load 2 a nivel bajo.
Activa a nivel alto el conmutador de Clear durante un
instante y ponlo nuevamente a nivel bajo.
Utiliza el conmutador de Serial Input, e introduce
secuencialmente los datos 1, 0, 1 y 0, generando,
cada vez que se introduce un dato, un flanco de
subida por la entrada CLK (pin 8).

P2A PE2 P2B P2C GND P2D CLEAR OUTPUT


16

15

14

13

12

PE2 P2B P2C


P2A

10

P2D CLEAR
OUTPUT

P1A
P1B P1C P1D

11

CK
PE1 SER. IN

P1A P1B P1C P1D Vcc

PE1 SER. CLOCK


IN

SN5494 (J,W)
SN7494 (J,N)
Figura 7.17. Diagrama de conexin del circuito integrado TTL 7494.

194

Pon a nivel alto la entrada Serial Input y genera cuatro nuevos impulsos de reloj. Mide y anota los resultados obtenidos en la Tabla 7.6.
Genera, durante un instante, un nivel alto en la
entrada Clear. Con las entradas PE1 = PE2 = 0, pon
a nivel alto la entrada Serial Input. Seguidamente,
acciona los conmutadores de forma que en las
entradas P1A, P1B, P1C y P1D se obtengan los datos
0, 0, 1, 1, y en P2A, P2B, P2C y P2D, los datos 1, 1,
0 y 0, respectivamente. Pon, durante un instante, la
entrada PE1 a nivel alto, volviendo a situarla a nivel
bajo. Genera despus cuatro flancos de subida por
la entrada CLK. Mide y anota los resultados que se
van obteniendo en la Tabla 7.7.
Genera un impulso a nivel alto en la entrada Clear.
Seguidamente, pon la entrada PE2 a nivel alto
durante un instante de tiempo. Genera cuatro impulsos de reloj y anota los resultados que se van obteniendo en la Tabla 7.7.
Contesta a las siguientes preguntas:
a) Cul es la capacidad de almacenamiento del
registro?
b) Cul es el tipo de sincronismo de la seal de
reloj del registro?
c) Qu funcin tienen las entradas PE1 y PE2?
d) Qu ocurre cuando la seal de Clear se pone a
nivel alto?
(contina)

Clear

Impulso de
CLK

Serial
Input

1
0
0
0
0
0
0
0
0
0

1
1
0
1
0
1
1
1
1
1

Tabla 7.6. Resultados de la Actividad 6.

Out

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7. Anlisis y diseo con registros


7.2 Anlisis de registros de desplazamiento

Actividades propuestas (continuacin)


"1"
S1A
S1B
S1C
S1D
S2A
S2B
S2C
S2D
LOAD 1
LOAD 2

1
2
3
4

P1A
P1B
P1C
P1D

16
14
13
11

P2A
P2B
P2C
P2D

6
15
10

PE1
PE2
CLR

7
8

IN
CLK

1
0
0
0
0
0

0
0

Clear
1
0
0
0
0
0
0

CLK

SERIAL INPUT

Figura. 7.18. Circuito para comprobar


el funcionamiento del registro de
entrada paralelo/salida serie 7494.

CLK

Serial Input

P1A

P1B

P1C

P1D

PE1

PE2

1
1
1
1
1
1

0
0
0
0
0
0

0
0
0
0
0
0

1
1
1
1
1
1

1
1
1
1
1
1

0
1
0
0
0
0

0
0
0
0
0
0

CLK

Serial Input

P2A

P2B

P2C

P2D

PE1

PE2

0
0
0

1
1
1
1
1
1
1

1
1
1
1
1
1
1

1
1
1
1
1
1
1

0
0
0
0
0
0
0

0
0
0
1
1
1
1

0
0
0
0
0
0
0

0
0
1
0
0
0
0

SALIDA

7494

CLEAR

Clear

OUT 9

Out

Out

Tabla 7.7. Tabla de funcionamiento del C.I. 7494.

195

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7. Anlisis y diseo con registros


7.2 Anlisis de registros de desplazamiento

Estudio de los registros


de desplazamiento entrada
paralelo/salida serie

Los biestables se ponen a cero cuando la entrada


Clear es puesta a nivel alto; este paso es siempre previo a la carga de datos en paralelo. Adems, tiene la
posibilidad de introducir dos entradas paralelo distintas, controladas por las seales PE1 y PE2. Las
seales P1A a P1D se cargan en los biestables
cuando la entrada PE1 recibe un impulso positivo,
teniendo que estar la entrada PE2 durante este
tiempo a nivel bajo. Por otra parte, las entradas P2A
a P2D se cargan en los biestables cuando a la
entrada PE2 le llega un impulso positivo y la entrada
PE1 est a nivel bajo.

En este tipo de registros de desplazamiento, la


informacin llega en paralelo a la entrada, que se
carga mediante una seal de control, y la salida
se obtiene en paralelo sincronizada por una seal de
reloj.
Para introducir los datos en paralelo, pueden utilizarse las entradas asncronas o las entradas sncronas. De este modo, por ejemplo, el circuito
integrado 7494, cuya estructura interna es la que
se muestra en la Figura 7.19, utiliza las seales
asncronas de Preset para introducir los datos en
paralelo.

El circuito integrado 7494 tiene la posibilidad de


introducir datos en modo serie y obtener la salida en
serie. Para que funcione en este modo, se deben
mantener a nivel bajo las entradas PE1 y PE2 y realizar un borrado del registro, poniendo, durante un
instante, a nivel alto la entrada Clear. Seguidamente,
se introducen los datos serie por la entrada Serial
Input (pin 7) y se genera un flanco positivo por la
entrada CLK por cada dato a cargar en serie.

El registro est formado por cuatro biestables R-S


del tipo Master-Slave, a cuyas entradas R y S
les llegan siempre seales complementarias.
Por tanto, la capacidad mxima del registro es de
4 bits. Adems, como la entrada de la seal
de reloj tiene un inversor, el registro se hace
activo a los flancos ascendentes de la seal de sincronismo de entrada.

Las tablas de funcionamiento de este registro son


las que se muestran en la Tabla 7.8 de la pgina
siguiente.

PRESETS
P1A

P2A

(1)

PRESET
ENABLE
INPUTS

PE2
PE1

(16)

P1B

S PRESET QA
CK

CLEAR

P 1C

P 2C

(3)

(13)

P 1D

P 2D

(4)

(11)

(6)
1

CLOCK

(14)

(15)

SERIAL (7)
INPUT

P2B

(2)

R CLEAR QA

B
S PRESET QB
CK
R CLEAR QB

C
S PRESET QC
CK
R CLEAR QC

D
S PRESET QD
CK
R CLEAR

(8)

(10)

Figura 7.19. Diagrama interno del registro de desplazamiento entrada paralelo/salida serie 7494.

196

(9)

OUTPUT

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7. Anlisis y diseo con registros


7.2 Anlisis de registros de desplazamiento

TABLA DE FUNCIN DEL PRESET


(Bit A tomado como ejemplo para todos)

TABLA DE FUNCIONAMIENTO DEL REGISTRO


Preset
interno

Entradas de Preset
Preset interno A
PE1

P1A

PE2

P2A

L
L
X
X
H
X

X
X
L
L
H
X

L
X
L
X
X
H

X
L
X
L
X
X

H (Inactiva)
H (Inactiva)
H (Inactiva)
H (Inactiva)
L (Activa)
L (Activa)

Salidas
internas

Entradas

Clear

H
L
H
H
H
H

H
L
H
L
H
H

H
L
H
H
H
H

H
L
H
L
H
H

H
L
H
L
L
L

CLK Serial
X
X
L
L

X
X
X
X
H
L

Salida

QA

QB

QC

QD

L
H
QA0
H
H
L

L
H
QB0
QA0
QAn
QAn

L
H
QC0
H
QBn
QBn

L
H
QD0
QD0
QCn
QCn

QA0, QB0, QC0, QD0 = estado de QA, QB, QC y QD, respectivamente, despus de producirse un flanco ascendente .

QAn, QBn, QCn = nivel de QA, QB y QC, respectivamente, antes de producirse un flanco ascendente .
Tabla 7.8. Tabla de funcionamiento del circuito integrado 7494.

Otra forma de realizar la carga en paralelo en los


registros consiste en utilizar las entradas sncronas
como es el caso del circuito integrado 74166, cuyo
diagrama lgico se muestra en la Figura 7.20, en la
que puede apreciarse que el terminal Clear es asncrono y que provoca la puesta a cero de todos los
biestables cuando se pone a nivel bajo.
Las entradas A, B, C, D, E, F, G y H se almacenan en
los biestables cuando se pone un nivel bajo en la
entrada S/L (Shift/Load), todo ello sincronizado por
la seal Clock, que puede ser inhibida por la entrada Clock Inhibit. Una vez que se ha realizado la

entrada en paralelo de los datos, debe ponerse a

nivel alto la entrada S/L para permitir el desplazamiento de la informacin almacenada en cada uno
de los biestables.
El circuito 74166 tambin puede utilizarse como
registro de entrada serie/salida serie, utilizando
como entrada el terminal SI (Serial Input). Su funcionamiento se refleja en la Tabla 7.9.
Para una mejor comprensin de este registro de desplazamiento, en la Figura 7.21, de la pgina 193, se
muestra un cronograma de funcionamiento.

Entradas

Clear

Shift/load

Clock
Inhibit

L
H
H
H
H
H

X
X
L
H
H
X

X
L
L
L
L
H

Salidas internas

Clock

Serial
Input

Parallel
A ... H

QA

QB

X
L

X
X
X
H
L
X

X
X
a ... h
X
X
X

L
QA0
a
H
L
QA0

L
QB0
b
QAn
QAn
QB0

Salida
QH
L
QH0
h
QGn
QGn
QH0

a h = nivel de las entradas A H, respectivamente.


QA0, QB0 QH0 = estado de QA, QB QH, respectivamente, despus de un flanco de subida de la seal de reloj.
QAn, QBn QHn = nivel de QA, QB QH, respectivamente, antes de un flanco de subida de la seal de reloj.
Tabla 7.9. Funcionamiento del registro 74166.

197

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Pgina 198

7. Anlisis y diseo con registros


7.2 Anlisis de registros de desplazamiento

(9)
CLEAR
SERIAL INPUT (1)
SHIFT/LOAD (15)
A

(2)

CK

QA
B

(3)
R

CK

QB
C

(4)
R

CK

QC
D

(5)
R

CK

QD
E

(10)
R

CK

QE
F

(11)
R

CK

QF
G

(12)
R

CK

QG
(14)
(7)
CLOCK
(6)
CLOCK INHIBIT
H

CK

(13)

Figura 7.20. Diagrama lgico del registro de desplazamiento entrada paralelo/salida serie 74166.

198

QH

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Pgina 199

7. Anlisis y diseo con registros


7.2 Anlisis de registros de desplazamiento

CLOCK
CLOCK INHIBIT
CLEAR
SERIAL INPUT
SHIFT/LOAD
A

H
L

B
C

H
L

PARALLEL D
INPUTS
E

H
L

OUTPUT QH

H
SERIAL SHIFT
CLEAR

INHIBIT
LOAD

H L

H L

H L

SERIAL SHIFT

Figura 7.21. Cronograma de funcionamiento del registro de desplazamiento 74166.

Actividades propuestas
7

Ensayo y experimentacin con el registro universal


7495.
En la Figura 7.22 se muestra el diagrama de conexin
del registro de desplazamiento universal 7495 fabricado en tecnologa TTL.
Conecta las entradas A (pin 2), B (pin 3), C (pin 4),
D (pin 5), Mode Control (pin 6) y Serial Input (pin 1) a
conmutadores del equipo didctico sobre el que ests
montando el circuito, capaces de dar a la salida un
nivel alto o bajo.
Conecta las salidas QA, QB, QC y QD a los indicadores
de nivel lgico del equipo didctico.
Interconecta las entradas de Clock 1 (pin 8) y
Clock 2 (pin 9) y conctalas a su vez a la salida
del pulsador con circuito antirrebotes.
Pon a nivel alto la entrada Mode Control y la entrada
Serial Input a nivel bajo.
Pon, en las entradas A, B, C y D, los valores lgicos 1,
0, 0, 1, respectivamente, y genera un flanco de
bajada por las entradas de reloj. Mide y anota el
resultado en la Tabla 7.10.

Figura. 7.22. Diagrama de conexin del circuito


integrado TTL 7495.

(contina)

199

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Pgina 200

7. Anlisis y diseo con registros


7.2 Anlisis de registros de desplazamiento

Actividades propuestas (continuacin)

Pon la entrada Mode Control a nivel alto y la entrada


D a nivel alto, y genera, seguidamente, cuatro flancos de bajada por la entrada CLK. Mide y anota los
resultados obtenidos en la Tabla 7.11.
Pon a nivel bajo la entrada D y genera cuatro flancos
de bajada por la entrada CLK. Mide y anota en la Tabla 7.11, los resultados obtenidos.
Contesta a las siguientes preguntas:
a) Cul es la capacidad de almacenamiento del
registro?
b) Cul es el tipo de sincronismo de la seal de
reloj del registro?
c) Qu tipo de registro es el 7495, segn su
forma de transferir los datos?
d) Cuando funciona como entrada serie/salida
serie, en qu sentido pueden desplazarse los
datos?

Repite la operacin anterior, pero poniendo ahora los


datos 1, 0, 1 y 0 en las entradas.
Pon la entrada Mode Control a nivel bajo y genera
cuatro flancos de bajada por la entrada de CLK. Mide
y anota en la Tabla 7.10 los resultados de las salidas
para cada uno de los impulsos de sincronismo.
Con la entrada de Mode Control a nivel bajo, pon a
nivel alto la entrada Serial Input y genera cuatro flancos de bajada por la entrada de CLK. Pon ahora la
entrada Serial Input a nivel bajo y genera cuatro flancos de bajada por la entrada de CLK. Mide y anota los
resultados de las salidas obtenidos en la Tabla 7.10.
Realiza las siguientes modificaciones en el circuito:
introduce los datos serie por la entrada D, conecta la
salida QD a la entrada C; la salida QC a la entrada B;
la salida QB, a la entrada A, y considera la salida QA
como la salida serie del registro.

(contina)

CLK

Mode Control

Serial Input

1
0
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0

0
0
0
0
0
0
0
0
1
1
1
1
1
0
0
0
0

1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1

0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0

0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1

1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0

Tabla 7.10. Resultados de la Actividad 7.

200

QA

QB

QC

QD

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Pgina 201

7. Anlisis y diseo con registros


7.2 Anlisis de registros de desplazamiento

Actividades propuestas (continuacin)


CLK

Mode Control

QA

QB

QC

QD

1
1
1
1
1
1
1
1
1

QB
QB
QB
QB
QB
QB
QB
QB
QB

QC
QC
QC
QC
QC
QC
QC
QC
QC

QD
QD
QD
QD
QD
QD
QD
QD
QD

1
1
1
1
1
0
0
0
0

Tabla 7.11.

Resultados de la Actividad 7.

Anlisis de los registros


de desplazamiento entrada
paralelo/salida paralelo

interno del registro universal 7495, denominado de


esta forma porque permite hacer todo tipo de
transferencias con los datos: entrada serie/salida
serie con desplazamiento a la derecha y a la
izquierda de los datos, entrada paralelo/salida
paralelo y entrada paralelo/salida serie.

Estudio de los registros


de desplazamiento entrada
paralelo/salida paralelo

Se puede apreciar que la carga de datos es similar a


la del circuito integrado 74166. En este caso, el
registro consta de 4 biestables R-S Master-Slave, a
cuyas entradas les llegan siempre datos complementarios. Adems, dispone de una entrada de control que permite la carga de datos en paralelo o el
modo de trabajo entrada serie/salida serie.

En estos registros, los datos pueden ser introducidos en paralelo y extrados en paralelo. Su estructura es similar a la que se ha mostrado en las
Figutas 7.19 y 7.20, con la salvedad de que se
hacen accesibles las salidas de todos los biestables. En la Figura 7.23 se muestra el diagrama

DATA INPUTS
A

C
(3)

(2)

MODE (6)
CONTROL
SERIAL (1)
INPUT

D
(4)

(5)

CLOCK 1 (9)
RIGHT-SHIFT
CLOCK 2 (8)
LEFT-SHIFT

CK
S

CK
S

QA
(13)
QA

CK
S

QB

CK
S

QC

(12)

(11)

QB

QC

QD
(10)
QD

OUTPUTS

Figura 7.23. Diagrama interno del registro universal 7495.

201

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7. Anlisis y diseo con registros


7.2 Anlisis de registros de desplazamiento

Se pone la entrada Mode Control a nivel alto y se


conecta la salida de cada biestable a la entrada
paralelo del precedente, convirtindose la entrada D
(pin 5) en la entrada de datos serie, y QA en la salida
serie.

Para el modo de trabajo entrada paralelo/salida paralelo, debe ponerse la entrada Mode Control (control de
modo) a nivel alto; cuando esto ocurre las puertas
sealadas con un 2 se abren, dejando pasar los datos
que estn en las entradas paralelo A, B, C y D; si ahora
se produce un flanco de bajada por cualquiera de las
entradas de reloj, se efecta la carga en paralelo.

En este tipo de registro hay que tener cierta precaucin con los cambios de modo. En efecto, si, por
ejemplo, la entrada Clock 1 est a nivel bajo y la
entrada Clock 2 est a nivel alto y se pasa el control
de modo de nivel alto a bajo, se produce un flanco
de bajada en las entradas de reloj de los biestables,
generando un cambio en stos.

Para que el registro trabaje como desplazamiento a


la derecha, ya sea de los datos cargados en paralelo
o de los datos que se introduzcan por la entrada
Serial Input, deber ponerse a nivel bajo la entrada de control de modo. En este estado, las puertas
que se abren son las numeradas con un 1 y se cierran las numeradas con un 2, con lo que se produce
un desplazamiento a la derecha de los datos de los
biestables cada vez que se genera un flanco de
bajada por cualquiera de las entradas de reloj.

Esto se puede aprovechar en la carga en paralelo,


uniendo las entradas de Control Mode y Clock 2, de
manera que cuando esta unin est a nivel alto, se
selecciona el modo de carga en paralelo, y al pasar
a nivel bajo y producirse el flanco de bajada, se
hace efectiva dicha carga.

La razn de la existencia de dos seales de entrada


de reloj es proporcionar al circuito mayor flexibilidad.
Para que el circuito se comporte como un registro de
desplazamiento a la izquierda, hay que realizar las
conexiones que se muestran en la Figura 7.24.

B
(2)

"1" (6)
MODE CONTROL
(1)
SERIAL INPUT

Se puede resumir el modo de trabajo de este registro de desplazamiento en la Tabla 7.12 de la pgina
siguiente.

C
(3)

D
(4)

Entrada
serie
(5)

CLOCK 1
RIGHT-SHIFT
CLK

(9)
R

(8)
CLOCK 2
LEFT-SHIFT

CK
S

CK
QA

CK
QB

(13)
Salida
serie

QA

R
CK
QC

(12)
QB

(11)
QC

Figura 7.24. Modo de funcionamiento del registro 7495 como desplazamiento serie a la izquierda.

202

QD
(10)
QD

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7. Anlisis y diseo con registros


7.2 Anlisis de registros de desplazamiento

Inputs

Mode
Control
H
H
H
L
L
L

Outputs

Clocks

Parallel
Serial

2 (L)

1 (RT)

L
X
X
L
L
L
H
H

X
X
X
H

L
L
H
L
H

X
X
X
X
H
L
X
X
X
X
X

X
a
QB*
X
X
X
X
X
X
X
X

X
b
QC*
X
X
X
X
X
X
X
X

X
c
QD*
X
X
X
X
X
X
X
X

X
d
d
X
X
X
X
X
X
X
X

QA

QB

QC

QD

QA0
a
QBn
QA0
H
L
QA0
QA0
QA0
QA0
QA0

QB0
b
QCn
QB0
QAn
QAn
QB0
QB0
QB0
QB0
QB0

QC0
c
QDn
QC0
QBn
QBn
QC0
QC0
QC0
QC0
QC0

QD0
d
d
QD0
QCn
QCn
QD0
QD0
QD0
QD0
QD0

* El desplazamiento a la izquierda requiere una conexin externa de QB a A, QC a B y QD a C.


La entrada de datos serie es por la entrada D.

Tabla 7.12. Tabla de funcionamiento del registro de desplazamiento 7495.

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7. Anlisis y diseo con registros


Ejercicios propuestos

Ejercicios propuestos

Un registro de desplazamiento de 8 bits contiene


el dato 10000110. Si se le aplica a la entrada
serie el dato 11011011:
Indica el nmero almacenado en el registro despus
de cinco impulsos de desplazamiento. Supn que el
registro se desplaza de izquierda a derecha.

204

Analiza el funcionamiento del circuito de la


Figura 7.25.
Indica cul es la funcin de cada una de las patillas
de los circuitos integrados.

Cuntos impulsos de desplazamiento se requieren


para cargar en forma serie una palabra de 16 bits
en un registro de desplazamiento de 16 biestables?

Si se dispone de un reloj digital, con acceso a


las entradas BCD que van a cada uno de los
cuatro decodificadores BCD a 7 segmentos:
Realiza un circuito que, mediante unos registros,
conmutadores, circuitos comparadores y los componentes necesarios, realice la funcin de despertador.

Conecta dos registros del tipo 7491 para que se


comporten como un nico registro de desplazamiento entrada serie/salida serie de 16 bits.

Conecta dos registros del tipo 7495 para que se


comporten como un solo registro de desplazamiento entrada paralelo/salida serie de 8 bits.

10 Dado un contador Johnson de 5 biestables:

Dibuja y explica el funcionamiento de un registro de desplazamiento entrada serie/salida serie


implementado con biestables tipo D, mediante
circuitos 7474.
Conecta dos registros del tipo 7495 para que se
comporten como un solo registro o de desplazamiento de entrada/salida serie con desplazamiento hacia la izquierda.

Busca, en un catlogo de circuitos TTL, varios


registros de desplazamiento que puedan trabajar
como entrada serie/salida paralelo.

Cuntos estados distintos tiene? Indica cules son.

11 Un contador en anillo de 4 biestables puede utilizarse como divisor de frecuencia por:


a) 4
b) 6
c) 8

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7. Anlisis y diseo con registros


Ejercicios propuestos

Ejercicios propuestos

a b c d e

IC1
7448

8 BI/RB0 RBI LT
Vcc

IC2
7475

Q1 Q1 Q2 Q2 Q3 Q3 Q4 Q4

D1

D2

D3

D4

C12 C34

Salida de impulsos
siguiente etapa

QA QB QC QD

IC3
7490
Carga de datos

A B

Entrada

R0(1) R0(2) R9(1) R9(2)

Vcc
Reset

Figura. 7.25 Circuito de aplicacin con circuitos integrados.

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7. Anlisis y diseo con registros


Actividades complementarias

Actividades complementarias

Ensayo y experimentacin con un contador Johnson.

Inicializa el circuito, activando durante un instante el pulsador S1. Anota despus el resultado
en la Tabla 7.13.
Genera ocho flancos de bajada por la entrada de
reloj. Mide y anota los resultados parciales y final
que obtengas en la Tabla 7.13.
Partiendo del estado que se muestra en el cronograma de la Figura 7.27, completa el cronograma
de funcionamiento.

Utilizando biestables J-K del tipo 7476, implementa un circuito contador Johnson como el que se
muestra en la Figura 7.26.
Conecta la entrada de reloj al pulsador con circuito antirrebotes del equipo didctico.
Conecta las salidas de los biestables a los indicadores de estado lgico.
QA

QB

QC

QD
VCC

IC1A

CLK

PR

CLK
K

IC1B
J

PR

CLK

CL

Q
7476

CL

IC2A
J

PR

CLK
Q
7476

CL

IC2B
J

PR

R1
10 k

CLK
Q
7476

CL

Inicializacin
S1

Q
7476
+

C1
1 F

Figura 7.26. Contador Johnson con biestables J-K conectados como un registro.

CLK
QA
QB
QC
QD
S1

t
t
t
t
t
t

Figura 7.27. Cronograma de funcionamiento del contador Johnson del circuito de la Figura 7.26.

206

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7. Anlisis y diseo con registros


Actividades complementarias

Actividades complementarias

Conecta la entrada de reloj al pulsador con circuito antirrebotes del equipo didctico.
Conecta las salidas de los biestables a los indicadores de estado lgico.
Inicializa el circuito, activando durante un instante
el pulsador S1. Anota el resultado en la Tabla 7.14.
Genera, seguidamente, cinco flancos de bajada por
la entrada de CLK. Mide y anota en la Tabla 7.14 los
resultados que se van obteniendo.
Partiendo del estado que se muestra en el cronograma de la Figura 7.27, completa el cronograma
de funcionamiento correspondiente al circuito de
la Figura 7.28.
Realiza un contador en anillo utilizando para ello
el circuito integrado 7495.

Contesta las siguientes preguntas:


a) Cuntos bits necesita un contador binario
para contar 8 estados distintos?
b) Cuntos bits necesita un contador Johnson
para contar 8 estados distintos?
c) Tienen alguna ventaja este tipo de contadores?
Realiza un contador Johnson con alguno de los
registros comerciales que has estudiado en esta
unidad.

Ensayo y experimentacin con un contador en anillo.


Utilizando 4 biestables J-K del tipo 7476, monta
un contador en anillo como el que se muestra en
la Figura 7.28.

S1

CLK

ON
OFF
OFF
OFF
OFF
OFF
OFF
OFF
OFF

QA

QB

QC

QD

S1

CLK

ON
OFF
OFF
OFF
OFF
OFF

QA

QB

QC

QD

Tabla 7.14. Resultados de la Actividad 2.

Tabla 7.13. Tabla de funcionamiento del contador Johnson.


QA

QB

QC

QD
VCC

IC1A
J
CLK

PR

CLK
K

IC1B
PR

CLK
CL

7476

CL

IC2A
PR

CLK

7476

IC2B
PR

R1
10 k

CLK
CL

7476

CL

S1

7476
+ C1

1 F

Figura 7.28. Contador en anillo.

207

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