SISTEMAS COMBINACIONALES

Metodologa de diseo
Page 2
Sistema Combinacional
Es un bloque digital en donde los valores
de salida dependen
nicamente de las combinaciones
de entrada.

Page 3
Sistema Combinacional
Codificacin de datos
Decodificacin de datos
Transmisin de control de datos usando lneas
de bus, multiplexores y demultiplexores
Procesamiento de datos mediante circuitos
aritmticos.
Page 4
CIRCUITOS ARITMTICOS
Una funcin esencial de computadoras y calculadoras es la
realizacin de operaciones aritmticas. Estas operaciones se
efectan en la ALU donde se combinan compuertas lgicas y flip-
flops de manera que puedan sumar, restar, multiplicar y dividir
nmeros binarios.
Page 5
Circuitos Aritmticos
La Unidad Aritmtica
Lgica acepta datos
binarios almacenados
en la memoria y
ejecutar operaciones de
acuerdo con las
instrucciones
provenientes de la
unidad de control.
Circuitos Aritmticos
ADDA 0XC000
C000 0000 1111
0000 0001
0000 1111 0000 1111
0000 1111
0000 1111
0001 0000
0000 1111
0000 1111 0000 1111
Circuitos Aritmticos
Secuencia tpica de operaciones:
La unidad de control recibe una instruccin (de la
unidad de memoria) la cual especifica que un
nmero almacenado en cierta localidad de la
memoria (direccin) se sumar al nmero que
est almacenado en el registro acumulador.
El nmero que se sumar se transfiere de la
memoria al registro B.
Se suman los nmeros almacenados en el
registro B y el acumulador. El resultado se enva
al acumulador para ser almacenado.
El nmero permanece en el acumulador si es que
se realizar otra operacin o si el proceso finaliza
se enva a la memoria para ser almacenado.

Page 8
SUMADORES
Page 9
Diseo de un sumador completo
Construir una tabla de verdad con:
3 entradas (2 nmeros a sumar y un
acarreo).
2 salidas (suma y acarreo).
Reducir mediante mtodos
algebraicos o mapas-K para
simplificar la SOP resultante.
En la siguiente figura se muestran
los resultados.
Tabla de verdad de un sumador completo
Mapas K del sumador
Circuito digital del sumador completo
Page 14
Las lneas A y B representan los nmeros de 4
bits que sern sumados.
La terminal C
0
es el bit de acarreo de entrada.
La terminal C
4
es el bit de acarreo de salida.
Las terminales corresponden a la suma de los
dos nmeros de 4 bits.
Si se conectan 2 sumadores en cascada
se puede obtener la suma de 2 datos de
8
RESTADORES
Page 17
Restadores
Para calcular la resta binaria C = A-B
se calcula el Complemento a 2 de B.
se calcula: C = A+ Complemento a 2 de B.


Page 18
Restadores (Ejemplo)
57 34 =
En binario:
57= 0011 1001 (A)
34= 0010 0010 (B)

Clculo del complemento a 2 de B:

(

)= 1101 1101
+ 1
1101 1110
Luego:
0011 1001
+ 1101 1110
0001 0111
Page 19
= 23
10

Complemento a 2
Un sumador puede emplearse para sumar y restar
diseandolo de tal forma que le permita tomar el
complemento a 2 para realizar la resta como lo
muestra la siguiente figura.
Como hacer resta con el 74LS283 (Parallel Adder)
EL DATO YA DEBE ESTAR EN LA FORMA
COMPLEMENTO A 2
DATO EN FORMATO
NORMAL
RESULTADO
El bit de acarreo en 0
para no afectar el dato B
Se invierten los bits del sustraendo (complemento a 1),
y se hace que C
0
= 1 para producir el complemento a 2.
RESULTADO
CLCULO DEL
COMPLEMENTO A 2
Como hacer resta con el 74LS283 (Parallel Adder)
Sumador/Restador paralelo utilizando el sistema
complemento a 2
ADD = 1, SUB = 0:
El contenido del registro B con
el bit de acarreo C
0
= 0


ADD = 0, SUB = 1:
El complemento del registro B
pasa al sumador con el bit de
acarreo C
0
= 1 para obtener el
complemento a 2 de B.

Page 24
Page 25
MULTIPLEXORES Y
DEMULTIPLEXORES
Page 26
Multiplexores (Selectores de datos)
Un minicomponente puede tener un interruptor
que selecciona la msica de una de 4 fuentes:
1. Disco compacto.
2. Radio
3. Ipod
4. Ent. Auxiliar
Una de estas 4 fuentes es la que va a un
amplificador de potencia y a las bocinas.
Esto es lo que hace un multiplexor.
Page 27
Multiplexor de 4x1
Para un multiplexor de 4x1, es decir, dos
seales selectoras, se tiene la siguiente tabla
funcional:
Y=

Multiplexor de 4 entradas
Page 29
0
1
1

1

1

1

1

0
0
1
1
1
1
0
1
0
1
0
0
1
0
1
1
0
1
0
0
1
Page 30
MULTIPLEXERS.SWF

Multiplexor 74151
Tiene una entrada de habilitacin

, entradas de seleccin, ofrece

una salida normal Y y una salida
invertida W=

.
Cuando

=1, el MUX es
deshabilitado de manera que
Y=0, W=1 independientemente
del cdigo de entrada de
seleccin.
Cuando

=0, las entradas

S
2
S
1
S
0
seleccionan una entrada
de datos que pasar a la salida Y.
En la salida invertida se tendr
W=

.
Page 31
NO IMPORTA
NO IMPORTA
NO IMPORTA
0
0
1
1

1

0

0

0

1


Page 32
No es tecnologa TTL. Hay formas especiales para interconectar CI de diferentes familias.
Multiplexor cudruple de 2 entradas
74157/LS157/HC157
Page 33
0
0
0
0
X
1
A
0
A
1
A
2
A
3
0
0
B
0
B
1
B
2
B
3
1
0
Multiplexor cudruple de 2 entradas
74157/LS157/HC157
Page 34
1
0
1
1
0
0
0
0
1
1
A=0011
B=1100
0
0
0
1
1
1
0
0
0
0
0
0
1
1
0
0
B=1100
Pasa
Page 35
Entrada
de datos
Salida
de datos
Entrada
de datos
Si el cdigo de seleccin es S
2
S
1
S
0
=010
Por ejemplo:
Y adems

=
La salida es Z=L y

=L
0
1
0
0

Z
1
0
0
Generacin de funciones lgicas con
Multiplexores
La figura ilustra como se usa un multiplexor para implantar el circuito
lgico que cumpla con la tabla de verdad dada.
Las variables de entrada se conectan a S0, S1, S2.
Se supone que Z=0 cuando CBA=000,011,100,101 y 110 y Z=1 en
los otros casos.
Cualquier tabla de verdad de 3 variables puede implementase con un
multiplexor de 8 entradas.
Es til cuando la ecuacin no se puede simplificar ni algebraicamente
ni con un mapa K.


Page 36

Minitrmino

0
1
2
3
4
5
6
7
Otra aplicacin del 74LS151
Page 37
Seal analgica:




Temperatura.
Presin
Velocidad

Conversin AD
en un instante
La PC habilita el ADC para
escribir el dato en la salida.
La PC determina el orden en que sern transmitidos
los bits del resultado de la conversin.
En este ejemplo, el multiplexaje reduce el consumo de potencia de los
visualizadores y elimina la necesidad de un decodificador extra. El
multiplexor trabaja a una frecuencia de 100 Hz que activa
alternativamente el conteo de las unidades o de las decenas.
Page 38
DEMULTIPLEXORES
Es lo inverso a un multiplexor. Los demultiplexores o
DEMUX tienen una entrada que es transferida a una
de las m posibles lneas de salida. La lnea m vendr
direccionada por los n bits de seleccin donde lo
normal es que 2
n
=m.
Se podra decir que cada salida del demultiplexor
corresponde con el trmino mnimo del nmero
binario que se encuentra en las lneas de
seleccin.
Un uso popular del DEMUX es como decodificador y
por eso suele usarse el trmino
Demultiplexor/Decodificador indistintamente.

Page 39
DEMULTIPLEXORES
Un demultiplexor tiene una sola entrada y
la dirige hacia una salida determinada
por el cdigo de entrada de seleccin.

Page 40
5 V
5
1 0 1
5 V
Entradas
Salidas
En Select
G B A Y
0
Y
1
Y
2
Y
3

H X X H H H H
L L L L H H H
L L H H L H H
L H L H H L H
L H H H H H L
Entradas
Salidas
En Select
G B A Y
0
Y
1
Y
2
Y
3

H X X H H H H
L L L L H H H
L L H H L H H
L H L H H L H
L H H H H H L
1
0
0
En
A
B
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
0
1
1
1
1
1
1
0
0
0
0
0
En
A
B
1
1
1
1
0
1
0
0
0
1
1
1
1
0
0
0
0
0
1
1
1
1
1
1
1
1
0
1
1
1
Entradas
Salidas
En Select
G B A Y
0
Y
1
Y
2
Y
3

H X X H H H H
L L L L H H H
L L H H L H H
L H L H H L H
L H H H H H L
0
1
0
En
A
B
1
1
1
1
0
0
1
0
0
0
1
0
1
1
0
0
1
1
0
1
0
1
0
1
1
1
1
0
1
1
Entradas
Salidas
En Select
G B A Y
0
Y
1
Y
2
Y
3

H X X H H H H
L L L L H H H
L L H H L H H
L H L H H L H
L H H H H H L
0
0
1
En
A
B
1
1
1
1
1
0
0
1
0
1
1
0
1
1
0
1
0
0
1
1
0
0
1
0
1
0
1
0
1
1
Entradas
Salidas
En Select
G B A Y
0
Y
1
Y
2
Y
3

H X X H H H H
L L L L H H H
L L H H L H H
L H L H H L H
L H H H H H L
0
1
1
En
A
B
1
1
1
1
1
0
0
0
1
1
1
1
0
0
0
0
0
1
1
1
1
1
0
0
0
0
0
0
1
1
Entradas
Salidas
En Select
G B A Y
0
Y
1
Y
2
Y
3

H X X H H H H
L L L L H H H
L L H H L H H
L H L H H L H
L H H H H H L
Page 47
DEMULTIPLEXERS.SWF


Page 48
MUX-DEMUX
MUX-DEMUX
Page 49
MUXDEMUXCIRCUIT.SWF
Codificadores
CODIFICADORES
Page 51
Un codificador tiene un nmero determinado
de entradas, de las cuales slo una tiene el
estado lgico 1, y se genera un cdigo de
varios bits que depende de cual entrada est
en nivel ALTO.
Page 52
LED 1
LED 2
LED 3
LED 4
Invierte el resultado
Page 53
Invierte el resultado
TECLADO1.SWF
Page 54
Conexin directa a un microcontrolador

Page 55
RESISTENCIAS PULL-UP
Page 56
Page 57
Indica que hay un dato
disponible para leer
Cdigo en BCD de
la tecla presionada
Para oscilador
interno
Page 58
U1-Keydecoder74c922.SWF
CODIFICADOR DECIMAL A
BCD
Page 59
Codificador BCD comercial (74147)
El 74147 tiene nueve entradas activas en BAJO
que representan los dgitos del 1 al 9 y produce
como salida el cdigo BCD negado.
correspondiente a la entrada activa que tiene el
mayor nmero
Para tener el formato BCD a la salida de un 74147 sin
inversin:
Page 61
CODIFICADORES DE
PRIORIDAD
Cuando dos o ms entradas son activadas al mismo
tiempo, el cdigo de salida corresponder al de la
entrada que tiene asociado el mayor de los nmeros.
Page 62
El cdigo de salida (A
2
A
1
A
0
) corresponde
a la entrada que tiene asociado el mayor
nmero.
Ejemplos de CI codificadores de prioridad de
octal a binario: 74148, 74LS148, 74HC148

Page 63
Entradas
Entradas
Salidas: Cdigo en binario de la entrada
de mayor peso pero invertido.
1
1
1
0
0
0
1
1
0
0
0
1
0
0
1
1
1
0
Page 65
Page 66
Page 67
Decodificadores
Page 69
Las salidas son activas en nivel bajo
0
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
0
Es un circuito digital que
acepta un conjunto de
entradas que
representan nmeros
binarios y que activan
solamente la salida que
corresponde a dicho
dato de entrada.
Decodificador BCD a decimal (74LS42)
Page 70
Smbolo lgico y tabla de verdad.

Las salidas son activas en nivel bajo
Decodificador BCD a decimal (74LS42)
Ejemplo de aplicacin:
1.
Cuando A
0
A
1
A
2
A
3
=0000
La terminal 0 de U3=0 y todas
las dems 1.
=0
La salida del flip-flop Q1=0
En la terminal 5 del 74190 hay un 0
El contador es ascendente.
2.
Cuando A
0
A
1
A
2
A
3
=1001
La terminal 9 de U3=0 y todas
las dems 1.
=0
La salida del flip-flop Q1=1
En la terminal 5 del 74190 hay un 1
El contador es descendente.
Nota 2
Nota 1
Algunos dispositivos
normalmente cuentan con una
entrada habilitadora.

Cuando esta entrada vale 0,
todas las salidas del
codificador son 0.

Cuando la entrada habilitadora
vale 1, la salida
correspondiente a la
combinacin presente en las
entradas tomar el valor 1 y las
dems tomarn el valor 0.
Page 72
1
1
1
1
0
1
1
1
Salidas activas en nivel bajo
El 74LS139
El 74LS138
Page 73
Page 74
DECODE74LS139.SWF
Contiene 2 decodificadores/demultiplexores
separados de 2 lneas a 4.
Page 75
Page 76
Contiene 2 decodificadores/demultiplexores
separados de 2 lneas a 4.
Diagrama lgico:
Page 77
Recomendaciones de operacin:
Contiene 2 decodificadores/demultiplexores
separados de 2 lneas a 4.
Page 78
DECODE74LS138.SWF
Page 79
3 LNEAS A 8
Para habilitar el decodificador, las entradas de habilitacin
(G2A, G2B, y G1) deben ser LOW, LOW y HIGH.
Tabla de verdad
Terminales
Page 80
3 LNEAS A 8
Diagrama lgico
Page 81
3 LNEAS A 8
Recomendaciones de operacin:
Se denomina as porque tiene
salidas de colector abiertas que
trabajan con corrientes y
voltajes mayores que los de
una salida TTL comn.
Page 82
Page 83
K
1
energizada
K
2
energizada
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
0
1
1
1
1
1
1
1
1
1
D
C
B
A
O
3
O
2
O
1
O
0
RELOJ

6

0 1 2 3 4 5 6 7 8 9 10 11
24 V
24 V
Explicacin del diagrama anterior:
Page 84
Page 85
, de los cuales siete se
utilizan para iluminar los segmentos que
forman un nmero o letra y uno se utiliza
para iluminar el punto decimal del display.

7segmentos.SWF
Anode E
Anode D
Com. Cathode
Anode C
Anode D.P.
Anode B
Anode A
Com. Cathode
Anode F
Anode G
Ejemplo de diseo
DISPLAY CTODO COMN
En la tabla, cada salida
corresponde a un
segmento de un display de
ctodo comn.

Despus, para cada salida, se
aplica una reduccin por
mapas de Karnaugh.
A=

+ +
B=

C=

D=

Ejemplo de diseo
DISPLAY CTODO COMN
E=

+ +

+ +

F=

+ +

G=

+ +

Ejemplo de diseo
DISPLAY CTODO COMN
Page 92
Ejemplo de diseo
DISPLAY CTODO COMN
DIAP89SISTS COMBdecodificador.GIF
Page 94
7SEG_LOGICA_DECO.SWF
Page 95
Apropiado para un display de nodo comn
Page 96
En las terminales:
Page 97
Page 98
U1-OUTPUT_SEVEN_SEG_7447_DRIVE.SWF
La traduccin es:
Decodificador/Manejador de BCD a 7 segmentos

Page 99
Apropiado para un display de ctodo comn

Page 100
Multiplexacin
de dgitos BCD
para un display
de 7 segmentos
Page 101
Aplicacin
Una aplicacin de los decodificadores
es seleccionar uno de muchos
dispositivos que tiene una nica
direccin.

La direccin sera la entrada del
decodificador, una salida estara activa,
para seleccionar el dispositivo que fue
seleccionado.

Page 102
La figura muestra como se emplea el 74LS138
para que funcione como demultiplexor.

+5 V
4
5
6

La entrada de habilitacin

se usa como la
entrada de datos mientras que las otras
dos entradas de habilitacin se mantienen
en sus estados activos.
Las entradas A
2
A
1
A
0
se utilizan para
seleccionar la terminal de salida.
Seleccin de la
terminal de salida
1 2 3
Dato

+5 V
4
5
6

Dato de entrada
A
2
A
1
A
0
=001
1 0 0
A
2
A
1
A
0
=011
1 1 0
A
2
A
1
A
0
=101
1 0 1
1
Terminal de
Salida:
Dato de salida
Ejemplo de Aplicacin:
Sistema de vigilancia y seguridad de una planta
industrial.
Vigilancia del estado
ABIERTO(1)/CERRADO(0) de muchas puertas
de acceso.
El panel de vigilancia se encuentra en la
estacin del guardia de seguridad.
Una solucin es llevar cada uno de los
cables de seal del interruptor en cada
puerta al LED que se encuentra en el
panel de vigilancia (muchos cables,
mucha distancia).
No es viable.

Page 106
NIVEL ALTO.-
PUERTA ABIERTA
NIVEL BAJO.-
PUERTA CERRADA
Selecciona cada una de las
puertas a vigilar
desde 000 a 111 y de
encaminar el dato a su
correspondiente salida en el
demux
1
0
0
1
Ejemplo de Aplicacin:
Sistema de vigilancia y seguridad de una planta
industrial. +5 V
0 0 0
0
0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 1 1 0 1 1
1
1
0
0
0
0
0
0
1
1
1
1
1
1
0
74HC138



DEMUX
0

1
1
1
1
1



0


1
0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1
74HC151



MUX

Q
2
Q
1
Q
0
CONT
MOD-8
COMPARADORES DE
MAGNITUD
Page 108
Comparador de Magnitudes de un Bit
Page 109
La comparacin de dos bits se puede realizar por
medio de una compuerta OR exclusiva o una
NOR exclusiva.











Si los dos bits de entrada son diferentes, la
salida del circuito es 1 y si son iguales es 0.
Comparador de Magnitudes de Dos Bits
Los nmeros A y B de dos bits en orden significativo
ascendente a descendente se ordenan de la siguiente forma:
A = A
1
A
0

B = B
1
B
0

En un comparador de dos bits se utilizan dos compuertas
OR Exclusiva.
El comparador se muestra en la figura siguiente.
Page 110
Comparador de Magnitudes de Dos Bits
Los bits ms significativos se comparan en la compuerta 1 y
los dos menos significativos en la compuerta 2. En el caso
de nmeros iguales, los bits tambin son iguales, teniendo
como salida en cada XOR el valor 0. Cada XOR se invierte y
la salida de la compuerta AND tendr un 1. En nmeros
diferentes, los bits sern diferentes y la salida de cada XOR
ser 1.

Page 111
A=10
B=01
Comparador de Magnitudes de Dos Bits
Los bits ms significativos se comparan en la compuerta 1 y
los dos menos significativos en la compuerta 2. En el caso
de nmeros iguales, los bits tambin son iguales, teniendo
como salida en cada XOR el valor 0. Cada XOR se invierte y
la salida de la compuerta AND tendr un 1. En nmeros
diferentes, los bits sern diferentes y la salida de cada XOR
ser 1.

Page 112
A=10
B=11
Comparador de Magnitudes de Dos Bits
Los bits ms significativos se comparan en la compuerta 1 y
los dos menos significativos en la compuerta 2. En el caso
de nmeros iguales, los bits tambin son iguales, teniendo
como salida en cada XOR el valor 0. Cada XOR se invierte y
la salida de la compuerta AND tendr un 1. En nmeros
diferentes, los bits sern diferentes y la salida de cada XOR
ser 1.

Page 113
A=10
B=10
Se desea construr un comparador digital de un
bit.
El comparador debe tener dos entradas A y B y
dos salidas M y K.
La salida M (que pudiramos llamar salida A=B)
deber ser "1" cuando ambos A y B son iguales
y "0" cuando son desiguales.
La salida K deber ser "1" cuando cuando A es
mayor que B y "0" cuando A es menor que B.
Disear una configuracin con estas
caractersticas.
Page 114
Page 115
Salida A igual a B

M =

+ AB
M =

M = AB
Salida A mayor que B
K = A

K = A

La salida M es la operacin de un NOR-EXCLUSIVO.
Page 116
M =

+ AB
K = A

Page 117
M =

+ AB
K = A

Page 118
M =

+ AB
K = A

Page 119
Entradas de datos:
Palabra A = A
3
A
2
A
1
A
0
.
Palabra B = B
3
B
2
B
1
B
0
.
3 Salidas activas en nivel alto: O
A>B
, O
A<B
, O
A=B
.
Page 120

La tabla de verdad es:
Page 121
Entrada
de datos
Si tiene +5 V y las terminales
6=0 V y 7=0 V, A>B
Se utilizan para la conexin de
otros 74LSS85 con la finalidad
de realizar comparaciones entre
datos de ms de 4 bits.
Si tiene +5 V y las terminales
5=0 V y 7=0 V, A=B
Si tiene +5 V y las terminales
5=0 V y 6=0 V, A<B
Entrada
de datos
Comparador de magnitud de
dos datos de 4 bits:
A=A
3
A
2
A
1
A
0
B=B
3
B
2
B
1
B
0
+5 V
Page 122
COMPARADOR74LS85 PUJAVERIANA.SWF
Comparador de datos de 8 bits con dos
74LS85.







Tambin se podra utilizar un solo CI:
Page 123
Simulacin comparadores en cascada
Page 124
COMPARADORES EN CASCADA.SWF
Aplicaciones
En aplicaciones de control donde un nmero
binario representa una variable fsica sobre la
que se ejerce el control (posicin, velocidad) se
compara con un valor de referencia.

Las salidas del comparador se emplean para
accionar la circuitera que maneja la variable
fsica con la finalidad de llevarla hacia el valor de
referencia
Page 125
Encoder Absoluto
Page 126
Control Digital de Posicin
ENCODER ABSOLUTO.SWF
Control Digital de Posicin
Page 127
COMP MAGNITUD Y POSICION.SWF
Lgica de 3 estados
Buffer de 3 estados
Tiene tres terminales, una terminal de Entrada, una
de Salida, y una tercera terminal de control
denominada Habilitar.
Cuando se activa la entrada de Habilitar, se
establece una conexin elctrica entre la entrada y la
salida.
Si en la entrada hay un 0 en la salida 0.
Si en la entrada hay un 1 en la salida 1..

Page 129
Buffer de 3 estados
Cuando se desactiva la entrada Habilitar, se tiene un
tercer estado (de all su designacin tri-state) en el
cual la salida es aislada elctricamente de la
entrada.
Page 130
Funcionamiento del buffer triestado
Page 131
TRISTATEPUJAVERIANA.SWF
Aplicacin del buffer triestado
Page 132
BUFFER 3 STATE.SWF
Algunos de los circuitos integrados
tristate de la serie 74 LS son:
Page 133
Registros de 3 estados
Los dispositivos conectados a
un bus de datos tienen
registros que almacenan
informacin.

Las salidas de los registros se
conectan al bus de datos
mediante buffers de tres
estados.
REGISTROS DE TRES ESTADOS
74173
Page 135
Son registros de 4 bits con capacidad de entrada
y salida en paralelo.
Las salidas de los FF (Flip-flop) se conectan a
los buffers de tres estados que proporcionan
salidas desde O
0
hasta O
3
.
Las entradas de datos D
3
-D
0
se conectan a las
entradas D de los FF. Esta lgica permite dos
modos de operacin:
1. Carga, donde los datos D
3
-D
0
se conectan a las
entradas D en la TPP del pulso de reloj en CP; y
2. Retencin, donde los datos del registro no cambian
cuando ocurre la TPP de CP.
REGISTROS DE TRES ESTADOS
74173/LS173/HC173
DIAGRAMA LGICO Y TABLA DE VERDAD
Page 136
Page 137

Page 138
LA UNIDAD ARITMTICO
LGICA (ALU)
Page 139
Ejercicio
Construir una ALU de 1 bit
3 entradas:
A, B, Carry
Cuatro operaciones:
A.B, A+B, NOT B,
Suma(A,B,Carry)
Salidas
Resultado, Carry
Out
ALU de 1bit

Decoder

Full Adder
ALU de 1bit
Un ALU de 8 bits
ALU Integrated Circuits
ALUs can perform different
arithmetic and logic functions
as determined by a binary
code on the function select
inputs.
There are many different
devices. The 74LS382 (TTL)
and HC382 (CMOS) is a
typical device with 8 possible
functions.
ALU Integrated Circuits
Two 74HC382 ALU chips connected as an eight-bit adder