Tema VI : Implementacin de sistemas secuenciales sncronos.

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TEMA VI: IMPLEMENTACIN DE SISTEMAS SECUENCIALES SNCRONOS
1.- BIESTABLES.
F
X (t) Z
S (t)
G
Los biestables tip LACTC! son sensibles a nivel, mientras que los biestables tip "LIP #
"LOP son sensibles al flanco de subida y al flanco de bajada.
Necesitamos
! "os estados # y $.
! %ue &ueda escribir.
! %ue ten'a ca&acidad de memoria.
(ste ti&o de circuito si que &ueden tener realimentaci)n, &or lo que ya no se llaman sistemas
combinacionales. *ara re&resentar las salidas +ay que tener en cuenta el retardo.
X X , N-. (X, ,)
Z$ # # $
# $ #
$ # #
Z# $ $ #
,
X#
,#
N-.
.etardo.
E$e%pl: /tilicemos la &rimera entrada como X 0 # e , 0 #.
X 0 #
Necesitamos un elemento que coja esta salida y
la lleve a S (t). 1ll2, en el biestable necesitamos
un elemento almacenador de memoria que
'uarde el estado si'uiente deseado.
X 0 #
.e&oso Z$ 0 Z#
, 0 #
X 0 # Z# 0 #

, 0 $ Z$ 0 $
X 0 $ Z# 0 $

, 0 # Z$ 0 #
Tema VI : Implementacin de sistemas secuenciales sncronos.
, 0 $
t
t t
t
3ay un caso es&ecial, que es cuando la entrada es X 0 $ e , 0 $.
X 0 #
, 0 $
t
t
t
4uando se +ace esto, comien5a un com&ortamiento inestable llamado oscilamiento, &or eso, se
&ro+ibe que en este ti&o de circuitos, las dos entradas &uedan tener el valor $ a la ve5.
. (t) S (t) % ( t 6 t )
# # % (t)
# $ $
$ # #
$ $ *ro+ibido.
/n biestable del ti&o LATC! cambia si la entrada de reloj 4L7 0 $ (durante todo el rato que
4L7 0 $ &uede cambiar el estado). *or tanto, cuando 4L7 0 #, las entradas valen # en el biestable.
Biestable tip RS s&'()'.
.
. ant
%
4L7
%
S ant
S
Biestable tip D s&'()'. 8iene como 9nica funci)n retrasar la salida.
X (t) Z (t) 0 X ( t : $ )
. S % "elay % (t 6 $) " . S
# # # # " (t) # $ #
# # $ $ # # $ # $
# $ # $ $ $
# $ $ $ S (t) 0 "
Z#
Z$
Z#
Z$
Tema VI : Implementacin de sistemas secuenciales sncronos.
$ # # # . (t) 0 "
$ # $ #
S;N4.-N-
Lo que +acemos es &onerle un inversor a ..

"(t) %
4L7 BIESTABLE TIPO *D+
%

Biestable tip ,-:
(s casi i'ual que el anterior. Se diferencian en que <l si que est= &ermitido que . y S val'an $en
el mismo estado de tiem&o.
>iestable ti&o ?7 >iestable ti&o "
? (t) 7 (t) % (t 6 $) S . % (t6$)
# # % (t) # # %(t)
# $ # # $ #
$ # $ $ # $
$ $ % (t)
Son i'uales s)lo que +ay que modificar los valores &ara las entradas $,$.
% (t 6$)
% (t) ?7 0 ## ?7 0 #$ ?7 0 $# ?7 0 $$
# # # $ $
$ $ # $ #
S 0 # y . 0 ind. S 0 $ y . 0 #
S 0 # y . 0 $ S 0 # y . 0 $
S 0 indiferente y . 0 # S 0 $ y . 0 #
S 0 # y . 0 indiferente. S 0 ind. , . 0 #
(stos son los valores que +an de tomar las entradas &ara conse'uir los estados.
Los valores de la tabla de verdad &ara estas funciones son los si'uientes
% ? 7 S .
# # # # !
# # $ # !
# $ # $ #
# $ $ $ #
$ # # ! #
$ # $ # $
$ $ # ! #
$ $ $ # $
Los dia'ramas de 7arnau'+ corres&ondientes son
S 7 . 7
# # $ $ ! ! # #
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% ! # # ! % # $ $ #
? ?
S 0 % @ ? . 0 % @ 7

7(t) % (t)
4L7 BIESTABLE TIPO *,-+
? (t) % (t)

Biestable tip T .t//le0:
"evuelve el valor de la entrada si el estado anterior es # y el contrario si el valor es $.
8o''le % 8 %(t6$) S .
8 (t) % (t6$) # # # # !
# % (t) # $ $ $ #
$ % (t) $ # $ ! #
$ $ # # $
S 0 % @ 8 3ay que obtener estos
. 0 % @ 8 valores a &artir del .S.
(sto es &or ejem&lo, un re'istro de n bits, que almacena una secuencia de n bits.
( "n!$ "# )
n : $ #
4L7
( %n!$ %#)
1.- IMPLEMENTACIN 2 AN3LISIS DE E4PRESIONES CANNICAS.
Espe(i5i(a(i6' 7e alt 'i8el: Z (t) 0 F ( X (t), S (t) )
S (t6$) 0 G (A (t), S (t) )
.e'istro de estado S (t)
Bamos a im&lementar dos bloques combinacionales, uno &ara F y otro &ara G.
X (t) F
Sistema Z (t)
S (t) 4ombinacional
G S (t6$) S (t)
Sistema .e'istro
4ombinacional
4L7
Tema VI : Implementacin de sistemas secuenciales sncronos.
SNTESIS:
1lto nivel
"escri&ci)n funcional
No basada en el estado.
8abla de estados C "ia'rama de estados.
(s&ecificaci)n de alto nivel basada en el estado.
Dinimi5aci)n de estados
(s&ecificaci)n de bajo nivel.
*ara em&e5ar +ay que &oner Zi en funci)n de todas las X que +ay.
Zi (t) 0 Fi ( Xn , %m)
Sj (t6$) 0 Gj (Xn, %m)
*ara conse'uir que esto sea el estado si'uiente, sabiendo como funciona el
>iestable, var2o la entrada (s2ntesis de entradas) &ara +acerlo funcionar como
yo quiero.
*ara conse'uir esto, ten'o que se'uir unos &asos una ve5 ele'ido el biestable que voy a utili5ar
(S., ?7, ", 8).
Sj (t6$) 0 Gj (Xn, %m)
1.- Des()ip(i6' 59'(i'al:
4ontador X E#, $F
X(t) mod G Z (t) Z E#, $, H, IF
:.- Espe(i5i(a(i6' 7e alt 'i8el basa7a e' el esta7:
#
(stados S#, S$, SH, SI
S#
$ $

SI # S$ #
#
$ $
SH
1.- Espe(i5i(a(i6' 7e ba$ 'i8el.
S# # # Z# # # S (t6$)
S$ # $ Z$ # $ S(t) Z (t) X (t) 0 # X (t) 0 $
SH $ # ZH $ # # # # # # # # $
SI $ $ ZI $ $ # $ # $ # $ $ #
$ # $ # $ # $ $
$ $ $ $ $ $ # #
;.- I%ple%e'ta(i6' te'ie'7 e' (9e'ta ls biestables <9e 8a%s a 9tili=a).
;.1.- P) e$e%pl biestables tip D:
G mod ) ( ) (
$
#

=
t
t
i X t Z
Tema VI : Implementacin de sistemas secuenciales sncronos.
*ara este caso no es necesario modificar la tabla. (l bit de salida es el mismo que el bit de
estado. % (t6$) 0 "(t)
Z (t) 0 (Z$ (t), Z# (t)) Z$ (t) 0 q$ (t)
S (t) 0 ( q$ (t), q# (t)) Z# (t) 0 q# (t)
4 .t0 > ? 4 .t0 > 1
71 <? 7? <?
? ? ? 1 ? ? 1 1 ? 1 1 ?
? 1 1 ? 4 ? 1 ? 1 4 1 ? ? 1
1 ? 1 1
1 1 ? ? <1 <1
d$ (t) 0 A @ q$ 6 q$ @ q# 6 A @ q$ @ q# d# (t) 0 q# (t) A (t)
q$ Z$
d$
q$
q# Z#
d#
X q#
4L7
;.:.- C' biestables ,-.
S(t) S (t6$) (Acitaci)n X 0 # X 0 $
q (t) X(t) 0 # X(t) 0 $
%(t) %(t6$) ? 7
?$ 7$ ?# 7# ?$ 7$ ?# 7#
# # # # # $ # # # ! # ! # ! # ! $ !
# $ # $ $ # # $ $ ! # ! ! # # ! ! $
$ # $ # $ $ $ # ! $ ! # # ! ! # $ !
$ $ $ $ # # $ $ ! # ! # ! # ! $ ! $
? 7 %(t)
# # %(t)
# $ #
$ # $
$ $ %(t)
q# q#
?$ 7$
# # ! ! ! ! # #
X # $ ! ! X ! ! $ #
q$ q$
Jm&lementamos
?$ %$ Z$
X
4onstruimos una
tabla de verdad
m=s 9til
7#0 X
?# 0 X
?$ 0 7$ 0 X @ q#
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7$ %$
?# %# Z#
7# %#
4L7
AN3LISIS:
(ntradas a lo biestables
$.! 1n=lisis combinacional
Salidas del sistema
H.! Funci)n de transici)n.
I.! (s&ecificaci)n de alto nivel no basada en el estado.
G.! "escri&ci)n funcional.
E$e%pl:
X
%$
8$
%$
Z
%#
8#
%#
8 % (t6$) 8$, 8# S (t6$)
# % (t) q$ q# A 0 # X 0 $ Z A 0 # A 0 $
$ % (t) # # # # # $ # # # # $
# $ $ $ # # # $ # # $
$ # # $ $ $ # $ $ # $
$ $ $ $ $ # $ # # # $
#
S#
#
"ia'rama de estados
# $

$
$
SI S$
$ #
$ #
Z 0 q$ @ q#
8$ 0 X @ q# 6 X @ q$
8# 0 ( X q#) 6 q# @ q$
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#
SH
#
(s un )e('(e7) 7e la se(9e'(ia $## no bloqueado
$ si A (t!I, t!H, t!$) 0 $##
Z (t)
# c.c.
E$e%pl: S&'tesis 7e 9' ('ta7) %679l ;.
Bamos a utili5ar biestables de ti&o K 8 L y un multi&leAor.
X %$ %# % (t6$) 8$ 8#
# # # # # # #
# # # # $ # #
8 % (t) # # $ $ # # #
# % (t) # $ # $ $ # #
$
% (t)
$ # # # $ # $
$ # $ $ # $ $
$ $ # $ $ # $
$ $ $ # # $ $
8$ 0 X @ %#
8# 0 X
Necesitamos u multi&leAor de G $ &ara cada salida
8$ q#
# # # #
X # $ $ #
q$
%# Z#
X 8#
%#
$
$ I
H %$
$ 8$
# # %$ Z$
X %#
4L7
E$e%pl 7e a'@lisis.
# $ #
# # #
$ # $
$ # #
# # #
%$ 0 1I
S(t)
%# 0 1H
X$ 0 1$
X(t)
X# 0 1#
Tema VI : Implementacin de sistemas secuenciales sncronos.
# $ #
$ $ $
$ # #
# $ #
$ # #
$ # #
# # $
# # #
$ # #
# $ #
Z (t) S (t6$)
S (t) X(t) 0 # X (t) 0 $ X (t) 0 H X (t) 0 I X (t) 0 # X (t) 0 $ X (t) 0 H X (t) 0 I
# # # $ # S# S$ SH SH
$ # # $ # S# S# SI SI
H # # # # S# SI SH S#
I # # # $ S# SH S# SI
#C#
S#
#C# M $C#
HC# M #C# HC$ $C#
IC#
IC$ SI #C#M HC$M S$
IC$ IC#
$C# HC#
$C# SH
INICIALIAACIN ASNCRONA DE SISTEMAS SECUENCIALES SNCRONOS.
3acemos que el biestable tome un estado inicial inde&endientemente del estado del reloj.
La seNal de &uesta a # se llama CLEAR 0 4l
La seNal de &uesta a $ se llama PRESET 0 *r
Las dos seNales no &ueden estar activadas a la ve5.
*or ejem&lo, en un biestable ti&o S.
*r 4l S . % (t6$)
# $ ! ! $
$ # ! ! #
$ $ Func.normal
4L7
% (t)
*r
t
4l
4l
. %
Z
"# %$
"$ %#
4l (sto si'nifica que est=n
est=n activos en baja
S %
4L7
. %
*r
Tema VI : Implementacin de sistemas secuenciales sncronos.
4L7
S %
*r
*r
Se &one esto &ara dar los valores que queramos 4l 0# ) *r 0 #
MDULOS SECUENCIALES.
$) Re/ist)s
( Si 4l 0 # Z 0 #
n Si 4l 0 $ %(t) si L 0 #
% (t6$)
L-1" ( (t) si L 0 $
4l
4L7
n
Z
Re/ist) e' (a)/a pa)alela:
( (t)
# $
L
D/X
n
4L7 .e'istro 4l
Z (t) 0 % (t)
(jem&lo n 0 H
%$ ($ %# (#
# $ # $
L
"$ "#
%$ %#
Tema VI : Implementacin de sistemas secuenciales sncronos.
4L7 4l
Z$ Z#
Re/ist) 7e 7espla=a%ie't:
! "es&la5amiento a la derec+a "es&la5a un bit a la derec+a.
! "es&la5amiento a la i5quierda "es&la5a un bit a la i5quierda.
Lo que en realidad se des&la5a es el estado.
4l
"n!$ %n!$ "n!H %n!H "# %#
4L7
%j (t6$) 0 %j6$ (t)
(n el des&la5amiento libre es al rev<s
S 0 # derec+a %j (t6$) 0 %j6$ (t)
Si 4l 0 #
S 0 $ i5quierda %j (t6$) 0 %j!$ (t)
# %n!H %j6$ %j!$ %$ #
S
4l
"n!$ "n!H "j6$ "j "j!$ "#
4L7
%n!$ %j6$ %j!$ %#
(sto es un re'istro con des&la5amiento bidireccional con car'a &aralela.
4$ 4# % (t6$)
# # % (t)
# $ "es& i5qda
$ # "es& dec+a
$ $ ( (t)
(S* ( (t) (SJ
Tema VI : Implementacin de sistemas secuenciales sncronos.
n
n
t (t) 0 % (t)
(jem&lo &ara n 0 I
%H %$ (S" (H %$ %# %H ($ %# (SJ %$ (#
# $ H I # $ H I # $ H I
# 4$ $ 4$ $ 4$
$ 4# # 4# # 4#
4l
"H "$ "#
%H %$ %#
4L7
H) C'ta7):
(
n
4L7
L-1" 4l
4-N81.
Si 4l 0 # el contador ado&ta el estado .
n Si 4l 0 $ ( (t) si L-1" 0 $
% (t6$) ( % (t) 6$) mod & si L-1" 0 # y
% 4/(N810$
% (t) si L-1" 0 4/(N81 0 #