Disear un controlador de alarma para un automvil, el

circuito lgico tiene 3 entradas que corresponden a los

sensores de la puerta del lado del conductor, el encendido
de arranque del motor y las luces, y tiene una salida de
alarma que se activa mediante las siguientes condiciones.
1).- Las luces estn encendidos (1 lgico) mientras el
encendido del arranque del auto esta apagado (0 lgico).
2).- La puerta esta abierta (1 lgico) mientras el
encendido de arranque del motor esta activo (1 lgico).
CONTROLADOR
Puerta
Alarma
Encendido
Luces
PRACTICA 1
Circuito de Alarma
1 1 1 1
1 0 1 1
1 1 0 1
0 0 0 1
0 1 1 0
0 0 1 0
1 1 0 0
0 0 0 0
A L E P
Circuito
Digital
P
E
L
A
0
3
1
1
0
2
0
0
P
L
L
1
5
1
7
0
4
1
6
P
E
E
E
A = PE+ LE
00 01
0
1
11 10
Entidad Alarma
E
P
E
A
Library ieee;
use ieee.std_logic_1164.all;
Entity alarma is
Port (P,E,L: in bit;
A : out bit);
End alarma;
architecture RTL of alarma is
BEGIN
A <= (P and E) or (L and (not E));
end RTL;
L
Ejemplo de display de 7 segmentos
a
b
c
e
e
f
g
Decodificador
Para display de
7 segmentos
X
1
X
2
X
3
X
4
a
0 apagado
1 encendido
Pantalla Tpica
NBCD : Nmero Decimal Codificado
PRACTICA 1
b
c
d
e
f
g
Ejemplo de display de 7 segmentos
Para este decodificador las entradas son:X
1
, X
2
, X
3
, X
4,
y
las salidas son: a, b, c, d, e, f, g.
Los nmeros NBCD estn en el rango de 0 a 9.
Las combinaciones posibles con 4 entradas son 16 pero
solo 10 sern ocupadas.
Las que no se ocupan en las salidas sern
.
1 1 1 1
0 1 1 1
1 0 1 1
0 0 1 1
1 1 0 1
0 1 0 1
1 1 0 1 1 1 1 1 0 0 1 9
1 1 1 1 1 1 1 0 0 0 1 8
0 0 0 0 1 1 1 1 1 1 0 7
1 1 1 1 1 0 1 0 1 1 0 6
1 1 0 1 1 0 1 1 0 1 0 5
1
1 0 0 1 1 0 0 0 1 0 4
1 0 0 1 1 1 1 1 1 0 0 3
1 0 1 1 0 1 1 0 1 0 0 2
0 0 0 0 1 1 0 1 0 0 0 1
0 1 1 1 1 1 1 0 0 0 0 0
g f e d c b a X
4
X
3
X
2
X
1
#
F
u
e
r
a
r
a
n
g
o
1
6
1
2
1
7
1
3
X
3

10
14

11
X
2
0
1
0
4
1
0

13

12
X
1
1
9

15
1
5
1
8
X
4
A
0
22
1
18
1
23
1
19
X
3

26
30

27
X
2
1
17
1
20
1
16

29

28
X
1
1
25

31
0
21
1
24
X
4
a = X
1
+ X
3
+ X
2
X
4
+ X
2
. X
4
b = X
2
+ X
1
+ X
3
X
4
+ X
3
X
4
B
DEBER 1
Entidad
E
X1
X2
Entity pract1 is
Port (x1,x2,x3,x4: in bit;
a,b,c,d,e,f,g: out bit);
End pract1;
architecture RTL of pract1 is
BEGIN
a <= x1 or x3 or (x2 and x4) or ((not x2)
and (not x4));
b <= x1 or (not x2) or (x3 and x4) or ((not
x3) and (not x4));
c <= _________; d <= _________;
e <= _________; f <= _________;
end RTL;
X3
X4
A
B
C
D
E
F
G
DEBER 2
Entidad
E
X1
X2
Entity nombre is
Port (x1,x2,x3,x4: in bit;
a,b,c,d,e,f,g: out bit);
End nombre;
architecture RTL of nombre is
BEGIN
a <= _________;
b <= _________;
c <= _________;
d <= _________;
e <= _________;
f <= _________;
end RTL;
X3
X4
A
B
C
D
E
F
G