ARQUITECTURA DE LA MEMORIA EN LOS DSPs

Xt Xt-1 Xt-2 Xt-(n-2) Xt-(n-1)

. . . . .
UN PROCESO TPICO EN EL PROCESAMIENTO DIGITAL DE SEALES,
COMO PUEDA SER EL FILTRADO TIPO FIR, HACE ACONSEJABLE
CONSEGUIR QUE EN UN SOLO CICLO DE RELOJ SE REALICEN 4
ACCESOS A MEMORIA:
1. UNO PARA TOMAR LA INSTRUCCIN
2. OTRO PARA ACCEDER A UN DATO (DATO EN LA LNEA DE
RETARDO EN EL CASO DEL FILTRADO FIR)
3. OTRO PARA ACCEDER A OTRO DATO (COEFICIENTE DEL DATO
EN LA LNEA DE RETARDO EN EL CASO DE FILTRADO FIR)
4. OTRO PARA MOVER EL DATO (DESPLAZARLO UNA POSICIN A
LA DERECHA EN LA LNEA DE RETARDO EN EL CASO DE
FILTRADO FIR)
D D
D
+ + +
X X X X
Co
C1 Cn-2
Cn-1
........
Yt
ESTRUCTURAS DE LA MEMORIA EN LOS DSPs
ARQUITECTURA VON NEUMANN:
EXISTE UN SOLO ESPACIO DE MEMORIA, COMPARTIDO
POR EL PROGRAMA Y LOS DATOS, AL QUE SE ACCEDE POR
UN NICO SISTEMA DE BUSES
direcciones
datos
ARQUITECTURA HARVARD:
EXISTEN DOS ESPACIOS DE MEMORIA SEPARADOS: UNO
PARA PROGRAMA Y OTRO PARA DATOS, ACCEDINDOSE A
CADA ESPACIO POR UN SISTEMA PROPIO DE BUSES
SEPARADOS.
CPU
MEMORIA:
PROGRAMA Y DATOS
CPU
MEMORIA 1
PROGRAMA
MEMORIA 2
DATOS
ARQUITECTURA VON NEUMANN: PROS Y CONTRAS
LA GRAN VENTAJA ES LA GRAN SIMPLICIDAD QUE CONLLEVA,
Y POR TANTO SU ECONOMA
EL GRANDSIMO INCONVENIENTE DE LA ARQUITECTURA VON
NEUMANN ES QUE EL NICO SISTEMA DE BUSES SE ERIGE EN UN
CUELLO DE BOTELLA DEL PROCESAMIENTO DE LA INFOR-
MACIN: SLO ES POSIBLE UN NICO ACCESO A LA MEMORIA
POR CICLO DE RELOJ.
ARQUITECTURA HARVARD: PROS Y CONTRAS
LA VENTAJA DE LA ARQUITECTURA HARVARD ES QUE SE
PUEDEN REALIZAR EN PARALELO TANTOS ACCESOS COMO
BANCOS DE MEMORIA POSEAN SU PROPIO SISTEMA DE BUSES.
EL GRAN INCONVENIENTE ES LA NOTABLEMENTE MAYOR
COMPEJIDAD ESTRUCTURAL QUE IMPLICA EL MLTIPLE
SISTEMA DE BUSES.
VARIANTES DE LA ARQUITECTURA HARVARD
ARQUITECTURA HARVARD MODIFICADA:
UNO DE LOS ESPACIOS DE MEMORIA PUEDE EMPLEARSE
NO SLO PARA PROGRAMA SINO TAMBIN PARA DATOS
GENERALIZACIN DE LA ARQUITECTURA HARVARD:
SE DISPONEN 3 O MS BANCOS DE MEMORIA CON SUS
RESPECTIVOS SISTEMAS DE BUSES
SON FRECUENTES LOS DSPs CON 3 BANCOS DE MEMORIA:
- MEMORIA DE PROGRAMA
- MEMORIA X DE DATOS
- MEMORIA Y DE DATOS
DE ESTA MANERA EN UN SOLO CICLO DE RELOJ ES POSIBLE:
- TOMAR LA INSTRUCCIN
- HACER UN ACCESO A LA MEMORIA X
- HACER OTRO ACCESO A LA MEORIA Y
PARA PODER LLEGAR A HACER LOS CUATRO ACCESOS
CARACTERSTICOS EN EL PROCESAMIENTO DIGITAL DE
SEALES EXISTEN VARIAS ALTERNATIVAS:
- SI LOS ESPACIOS DE MEMORIA DE QUE SE DISPONE
ADMITEN SLO 3 ACCESOS SIMULTNEOS, PUEDE
SUPLIRSE EL 4 (DEDICADO A LA ACTUALIZACIN DE
LA LNEA DE RETARDO) MEDIANTE LA ADOPCIN DE
TCNICAS ESPECIALES DE DIRECCIONAMIENTO
(MDULO O CIRCULAR)
- RECURRIR A MEMORIAS QUE PERMITAN ACCESOS
MLTIPLES EN UN MISMO CICLO DE RELOJ
MEMORIAS DE ACCESO MLTIPLE
PARA PODER REALIZAR EN UNA MISMA MEMORIA MS DE UN
ACCESO POR CICLO DE RELOJ DEL SISTEMA EXISTEN
BSICAMENTE DOS ALTERNATIVAS:
- MEMORIAS MUY RPIDAS:
DE ESTA MANERA EN UN SOLO CICLO DE RELOJ SE
PUEDEN SECUENCIAR 2 O MS ACCESOS A LA
MEMORIA
Ciclo de reloj
1
er
acceso 2 acceso
Los accesos se hacen a travs del mismo sistema de buses
- MEMORIAS MULTIPUERTO:
AL DISPONER DE UN SISTEMA MLTIPLE DE BUSES
PUEDE REALIZARSE MS DE UN ACCESO AL MISMO
BLOQUE DE MEMORIA (DOBLE PUERTO ES LO
USUAL)
EL INCONVENIENTE ES EL COSTE DE IMPLANTA-
CIN DE LAS MEMORIAS MULTIPUERTO.
LA COMBINACIN DE UNA ARQUITECTURA HARVARD CON
MEMORIAS RPIDAS PERMITE, POR EJEMPLO CON SLO 2
ESPACIOS DE MEMORIA, REALIZAR 4 ACCESOS EN UN SOLO
CICLO DE RELOJ
EL PROBLEMA DEL ACCESO A
LA MEMORIA EXTERNA:
SI SE SIGUE EL CRITERIO DE EMPLEAR MEMORIAS INTERNAS
RPIDAS PARA CONSEGUIR ACCESOS MLTIPLES, ENTONCES
LOS ACCESOS A LA MEMORIA EXTERNA USUALMENTE
REQUIEREN CICLOS DE RELOJ ADICIONALES
SI SE SIGUE EL CRITERIO DE MEMORIAS MULTIPUERTO
ENTONCES SE HACE NECESARIO DISPONER EXTERNAMENTE DE
MS DE UN NICO SISTEMA DE BUESES:
MS PATILLAS ENCAPSULADO MAYOR MAYOR COSTE
FRECUENTEMENTE, LA DISTINCIN ENTRE VARIOS ESPACIOS
INTERNOS DE MEMORIA SE ANULA EN LO QUE AFECTA A LA
MEMORIA EXTRENA:
SE DISPONE EXTERNAMENTE DE UN NICO SISTEMA DE
BUSES, CON LO QUE SE AHORRA NMERO DE PATILLAS
EN EL ENCAPSULADO
EL INCONVENIENTE ES QUE LOS ACCESOS MLTIPLES
EN PARALELO NO SON POSIBLES Y HAN DE HACERSE
SECUENCIALMENTE MAYOR LENTITUD
NORMALMENTE SLO RESULTA JUSTIFICABLE EL
EMPLEO DE UN SISTEMA MULTIPLE DE BUSES
EXTERNOS EN LOS DSPs DE GAMA ALTA Y ALTO PRECIO
TCNICAS PARA REDUCIR LOS REQUISITOS DE
ACCESO A MEMORIA
1. CACH DE PROGRAMA
ALGUNOS DSPs INCORPORAN UNA CACH DE PROGRAMA,
EVITNDOSE AS EN CIERTOS CASOS LA NECESIDAD DE
ACCEDER A LA MEMORIA DE PROGRAMA PUDIENDO
EMPLEARSE ESA RANURA TEMPORAL PARA ACCEDER A
OTROS ESPACIOS DE DATOS
ESTA CACH ES SIGNIFICAMENTE MS PEQUEA Y
RUDIMENTARIA QUE LA DE LOS PROCESADORES GENRICOS:
CASO MS ELEMENTAL:
CACH BUFFER DE REPETICIN DE UNA
NICA INSTRUCCIN
CASO ALGO MS ELABORADO:
CACH DE REPETICIN DE BLOQUE
CASO MS ELABORADO:
CACH DE PGINA O SECTOR NICO
EL CASO MS ELABORADO:
CACHE DE VARIA PGINAS O SECTORES.
EN ESTE CASO SE HACE NECESARIO
ESTABLECER UN CRITERIO DE REEMPLAZO
DE PGINA CUANDO SE PRODUCE UN FALLO
DE CACH (TCNICA LRU FRECUENTEMENTE)
2.- TCNICAS ESPECIALES DE DIRECCIONAMIENTO
EL EMPLEO DE TCNICAS ESPECIALES DE DIRECCIONAMIENTO,
COMO SON EL CIRCULAR Y EL DE INVERSIN DE BITS PERMITEN
EVITAR ACCESOS A LA MEMORIA DE DATOS TENDENTES A MOVER Y
ORDENAR LOS DATOS DE LA MANERA REQUERIDA POR LAS RUTINAS
DE CMPUTO.
3.- OPTIMIZACIN DEL ENFOQUE ALGORTMICO
LA NECESIDAD DE CICLOS DE ESPERA EN LOS
ACCESOS A LA MEMORIA
ESTA NECESIDAD SE PUEDE DAR DEBIDO A ALGUNA DE LAS 3 CAUSAS
SIGUIENTES:
1. CONFLICTO AL INTENTARSE UN ACCESO
2. MEMORIA LENTA RESPECTO A LA CPU DEL DSP
3. EXISTENCIA DE RECURSOS DE MEMORIA COMPARTIDOS
CONFLICTO AL INTENTARSE UN ACCESO
SE DA AL INTENTARSE UN ACCESO MLTIPLE A UNA MEMORIA,
Y STE NO PUEDE LLEVARSE A CABO POR ALGUNA CAUSA.
EJEMPLO: MEMORIA QUE CONTIENE PROGRAMA Y DATOS. DEBIDO A
LA ARQUITECTURA FUERTEMENTE SEGMENTADA DE LOS
DSPs, EN CADA CICLO DE RELOJ VARIAS INSTRUCCIONES
SE ENCUENTRAN EN DIVERSO CURSO DE REALIZACIN:
Proceso / Ciclo 1 2 3 4 5 6
BSQUEDA A B C
L/E OPERANDO A B C
EJECUCIN A B C
Si en la instruccin B el operando se encuentra en la misma memoria
que el programa, entonces existe un conflicto con la bsqueda de la
instruccin C durante el ciclo 3. Para solventar este conflicto es preciso
insertar un ciclo de espera (NOP) al acceso al operando de B:
Proceso / Ciclo 1 2 3 4 5 6
BSQUEDA A B C C
L/E OPERANDO A NOP B C
EJECUCIN A NOP B C

LA UNIDAD DE CONTROL DE LOS DSPs SIEMPRE RECONOCE LA
APARICIN DE ESTE TIPO DE CONFLICTO Y AADE
AUTOMTICAMENTE LOS CICLOS DE ESPERA OPORTUNOS
MEMORIA EXTERNA LENTA
LOS DSPs INCLUYEN PEQUEOS BANCOS DE MEMORIA INTERNA
RPIDA (RAM Y ROM) QUE PERMITEN ACCESOS MLTIPLES POR
CICLO DE RELOJ.
EN ALGUNAS APLICACIONES PUEDE RESULTAR NECESARIO
DOTAR DE MEMORIA EXTERNA AL SISTEMA, PERO STA PUEDE
RESULTAR DEMASIADO LENTA PARA ADMITIR UN ACCESO POR
CICLO DE RELOJ:
SI SE EMPLEAN MEMORIAS MS RPIDAS MAYOR COSTE
PARA ESTOS CASOS, LOS DSPs PUEDEN CONFIGURARSE POR
PROGRAMA PARA INSERTAR AUTOMTICAMENTE 1 O MS
CICLOS DE ESPERA.
INCLUSO SE PUEDE DEFINIR UN NMERO VARIABLE DE CICLOS
DE ESPERA EN FUNCIN DEL RANGO DE MEMORIA EXTERNA A
QUE SE ACCEDA
PARA AQUELLOS CASOS EN QUE NO SE PUEDE PREDECIR EL
NMERO DE CICLOS DE ESPERA PRECISOS SE SUELE DOTAR A
LA CPU DE UNA SEAL PARA EL ACCESO ASNCRONO A LA
MEMORIA O PERIFRICOS EXTERNOS
ESTA SEAL ES CONCEPTUALMENTE SIMILAR A LA ENTRADA
RDY O READY DE LOS MICROPROCESADORES DE PROPSITO
GENERAL.
LA LONGITUD TEMPORAL DEL CICLO DE ESPERA:
USUALMENTE ES DE UN CICLO DE RELOJ
PERO EN CIERTOS DSPs PUEDE SER UNA FRACCIN DE
STE, LO QUE PERMITE UN CONTRIOL MS EFICIENTE.
ACCESO A RECURSOS COMPARTIDOS
CUANDO UN CIRCUITO ES COMPARTIDO EN UN SISTEMA
MULTIPROCESADOR O EN EL CASO DE DMA, ES PRECISO
CONTEMPLAR LA NECESIDAD DE INSERTAR CICLOS DE ESPERA
AL INTENTARSE HACER UN ACCESO AL RECURSO COMPARTIDO
SI ESTE EST SIENDO ACCEDIDO POR OTRO DISPOSITIVO.
CACH MANUAL
CONSISTE EN LA TOMA DE CDIGO DESDE LA MEMORIA
EXTERNA, LENTA, Y SU TRASLADO A MEMORIA INTERNA,
RPIDA, PARA EJECUTARLO DESDE AQU.
LA MEMORIA DINMICA EN LOS SISTEMAS
BASADOS EN DSPs
USUALEMENTE SE EMPLEAN MEMORIAS ESTTICAS, RPIDAS,
DADO EL PEQUEO TAMAO QUE SE SUELE REQUERIR.
EN APLICACIONES EN LAS QUE ES PRECISO UN GRAN TAMAO
DE MEMORIA ENTONCES SE SUELE DOTAR AL SISTEMA DE
MEMORIA DINMICA:
ES MS LENTA
SE NECESITA REFRESCARLA
LAS DRAM PAGINADAS SIMPLIFICAN EL PROCESO
ALGUNOS DSPs PROPORCIONAN LGICA DETECTORA DE
FRONTERA DE PGINA.
ALGUNOS DSPs INTEGRAN CONTROLADOR DE DRAM
SOPORTE MULTIPROCESADOR
SI SE DISPONE DE 2 PUERTOS (SISTEMAS DE BUSES
EXTERNOS) DE MEMORIA:
UNO SE USA PARA ACCEDER A LA MEMORIA LOCAL
EL OTRO SE USA PARA LA MEMORIA COMPARTIDA
SI SE DISPONE DE SLO 1 PUERTO DE MEMORIA:
ES PRECISO NEGOCIAR EL CONTROL DE LOS BUSES
ESTO IMPLICA UN ARBITRAJE DEL BUS
USO DE SEALES DE PETICIN DE CESIN DEL BUS (HOLD O
BUS REQUEST) Y DE RECONOCINMIENTO A LA CESIN DEL
BUS (HOLD ACKNOWLWDGE O BUS GRANT)
A DIFERENCIA DE LOS P, EXISTE LA POSIBILIDAD DE QUE EL
DSP QUE CEDE LA MEMORIA EXTERNA PUEDA SEGUIR
OPERANDO MIENTRA LOS ACCESOS SEAN INTERNOS
OTRA POSIBILIDAD ES COMPARTIR NO SLO LA MEMORIA
EXTERNA SINO INCLUSO TAMBIN LA INTERNA
AL IGUAL QUE EN LOS P, EN LOS DSPs SE PUEDEN
PROPORCIONAR MEDIOS PARA BLOQUEAR EL CONTROL
DEL BUS. AS SE PUEDEN IMPLEMENTAR VARIABLES
GLOBALES COMPARTIDAS POR DIFERENTES
PROCESADORES
SE PUEDE CONTEMPLAR UNA LGICA INTERNA DE
ARBITRAJE QUE SIMPLIFIQUE LOS DISEOS
MULTIPROCESADORES, SIN NECESIDAD DE CIRCUITERA
EXTERNA
EL ACCESO DIRECTO A MEMORIA (DMA)
EN LOS SISTEMAS BASADOS EN DSPs
AL IGUAL QUE EN LOS P, SLO ES POSIBLE EN AQUELLOS QUE
SOPORTAN MULTIPROCESAMIENTO
EL DMA SE APOYA EN EL EMPLEO DE LOS RECURSOS QUE
PROPORCIONA EL MULTIPROCESAMIENTO:
- SEALES HOLD Y HOLDA
- ARBITRAJE,
- ETC
LOS DSPs MS POTENTES EN ESTE ASPECTO INCLUYEN
INTERNAMENTE UN CONTROLADOR DE DMA MS O MENOS
POTENTE O VERSTIL
EN ALGUNOS DSPs EL DMA PUEDE INCLUSO REALIZARSE DE
MANERA PARALELA A SU FUNCIONA-MIENTO NORMAL
(PROCESO TRANSPARENTE)