Simulacin de circuitos integrados en FPGA

74SL08
Es un integrado que contiene cuatro compuertas AND independientes entre s, como lo muestra el diagrama siguiente.

La tabla de verdad muestra el comportamiento de dichas compuertas, donde A y B son las entradas de la compuerta y Y la salida de la misma. A L L B L L Y L L L

El c!digo en DL para recrear este comportamiento se compone por un bus de entrada de " bits y uno de salida de # bits y son comparados por una compuerta AND por pares

En la simulacin se conect un contador binario decremental a la entrada DIN, en las reas sombreadas se puede observar que la salida DOUT[0] se encuentra en estado alto nicamente cuando ambas entradas DIN[0] ! DIN["] son verdaderas#

De la misma $orma se puede observar el mismo comportamiento con las dems compuertas#

78LS24
Este dispositivo es un bus de datos octal bidireccional, depende de un bit de direccin y uno de enable.

La siguiente tabla muestra el comportamiento del bus respecto al pin de direccin y de enable. Enable (negado) L L H Direccin L H X Operacin Datos B al bus A Datos A al bus B Aislamiento

El cdigo en HDL se describe de la siguiente manera utilizando un bus bidireccional de 8 bits para A y otro para B, as mismo un bit de enable y uno de direccin.

En la simulacin se puede observar el mismo comportamiento de la tabla de verdad con el valor real del pin enable; Al cambiar el estado lgico del pin DIR el flujo de datos cambia de direccin, siempre y cuando el estado del pin EN sea verdadero.

74SL47
Este dispositivo es un decodificador de binario a siete segmentos, se compone de compuertas b sicas como se muestra en el diagrama.

En la tabla de verdad podemos observar los estados lgicos de las entradas y la conversin a siete segmentos en la salida.

El cdigo en HDL se realiz nicamente con un bus de entrada de 4 bits y uno de salida de 7 bits, obviando los pines de Ripple blanking R!"#, Lamp test L$# y !lanking input !"%R!&#'

En la simulacin se observa de manera muy sencilla la decodi(icacin realizada con cada estado de entrada'