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CIRCUITOS SECUENCIALES SNCRONOS

UNIDAD 6

Circuitos secuenciales

6.1 Maquinas Mealy y Maquinas Moore 6.2 Temporizadores


6.2.1 Circuito 555 modo monoestable 6.2.2 Circuito 555 modo astable 6.3.1 R-S 6.3.2 J-K 6.3.3 D 6.3.4 T 6.3.5 Maestro-Esclavo

6.3 FLIP FLOPS


6.4 Diagramas y ecuaciones de estado 6.5 Circuitos sncronos y asncronos 6.6 Circuitos secuenciales bsicos

6.6.1 Registros 6.6.2 Contadores 6.6.3 Memorias

6.7 Circuitos lgicos programables 6.8 Descripcin de circuitos mediante VHDL

Circuitos Digitales
Combinacionales

Secuenciales

Su salida depende nicamente de su entrada

Su salida depende de su entrada y del estado anterior. Las variables de estado son las etiquetas asignadas a los estados anteriores. Debe de obedecer una secuencia, dependen del tiempo. Cto. Secuencial Sncrono

De aqu que deba mantener ese estado por un poco de tiempo mediante

Cto. Secuencial Asncrono

Dispositivos de memoria (tan sencillos como el retardo asociado a las compuertas tiempo de propagacin

Flip-flops multivibrador biestable o astable (monoestable)

Los cambios de estado se realizan al ritmo de los retardos asociados a los CI llamados: Tiempos de Propagacin. Desventajas: El diseador no tiene el control el tiempo de sus secuencias. Puede haber errores de calculo.

Solo permite el cambio de estado en los instantes marcados por una seal de sincronismo.

Maquina de Mealy

Maquina de Moore

Modelo General

Maquinas de Estado Finito. En el modelo general la salida esta dada por la entrada y el estado anterior, sin alguna lgica de salida que acondicione la seal, es directa y sin codificacin.

ET QT-T

CIRCUITO COMBINACIONAL

ST=f(ET,QT-T) QT

MEMORIA Almacena el estado interno del sistema

Modelo de Moore

En el modelo de Moore las salidas solo son funcin de las variables de estado, es decir del Estado Presente. Por ltimo cuenta con una lgica de salida, que decodifica y acondiciona la seal para ser recibida por el siguiente modulo.

Lgica de salida

SALIDAS TIPO MOORE Dependen nicamente del Estado presente generado a partir de las entradas y las variables de estado anterior.

Modelo de Mealy

En el modelo de Mealy las salidas en instantes anteriores estn expresadas por un conjunto de Variables de Estado, de esta manera las salidas actuales dependen tanto de las entradas como de las variables de estado guardadas previamente en dispositivos de memoria. Adems posee una lgica de salida que la acondiciona para ser recibida por el siguiente modulo.

Lgica de salida

SALIDAS TIPO MEALY Dependen tanto de las entradas como de las nuevas variables de Estado (o estados) generadas a partir de las entradas y las variables de estado anterior.

Flip-Flops y cerrojos (Latch)

Los circuitos secuenciales implementan el control sncrono de forma bsica mediante flip-flops y Latches.

La Lgica secuencial requiere de elementos de memoria (biestablesdos estados estables) para almacenar estados Estos elementos se dividen en:

Biestablesdisparados por nivel (LATCH) Biestablesdisparados por flanco (FLIP-FLOPS)

La diferencia entre ellos es que los Latch estn diseados para trabajar con niveles (estados) y los Flip-flops para trabajar con flancos (cambios de estados).

Latches

El Latch (cerrojo) es un dispositivo de almacenamiento temporal de dos estados (biestable). Almacenan informacin en forma asncrona Con Latches se pueden hacer directamente circuitos secuenciales o se pueden usar para crear Flip-Flops

LATCH (SET-RESET) SR

LATCH (SET-RESET) SR

El aplicar 11 simultneos debe evitarse en NOR El aplicar 00 simultneos debe evitarse en NAND Ya que sus salidas Q=Q violan el que Q sea complemento de Q. ESTADO DE AJUSTE (estado 1): Cuando S=1 entonces Q=1 y Q=0 ESTADO DE DESPEJADO (estado 0): Cuando R=1 entonces Q=0 y Q=1

LATCH (SET-RESET) SR

Caso 1, no funciona el 2do nivel (flip-flop)


Salidas AND=0 Cuando CP=0

Caso 2, cuando CP=1 El nivel dos funciona con los valores que R y S tengan en esos momentos. Estado de Ajuste (estado1): Cuando S=1, R=0 y CP=1 Estado despejado (estado 0): Cuando S=0, R=1 y CP=1

La funcin del estado siguiente esta en funcin de Estado presente

FLIP-FLOP D (delay)

Cuando CP=0 entonces S3 y S4 =1 en sus salidas, sin importar R y S, este es

el estado inicial del FlipFlop NAND de inicio en 1 en sus entradas. Estado de ajuste (edo 1) Si D=1, S3 pasa a 0 Estado despejado (edo 0) Si D=0, S4 pasa a 0 FF-D es dependiente nicamente de la entrada D y no del Estado anterior lo que lo hace solo un paso de datos sincronizados.

FLIP-FLOP JK (Jack Kilby)


Es el Flip- Flop RS refinado ya que los Estados indeterminados del RS se definen aqu. J=ajuste y K=despeje, J y K entran simultneamente y al entrar el flip-flop cambia a su estado complementario, Q=1 cambia a 0 y viceversa Q=0 cambia a 1, etc. Estado despejado (0) solo si al pulso de CP, Q previo era 1 y K=1 Estado Ajustado (1) Solo si al CP=1, Q= previo era 1 y J=1

Maestro-Esclavo

El tiempo de CP debe ser menor al retardo de propagacin de los datos en el circuito, ya que si es mayor producir conflictos. Esto se evita con la configuracin, maestro esclavo o disparo de borde. Cuando CP=0, inv=1 permitiendo que y=Q Cuando CP=1, inv=0 permitiendo que S entre al maestro y se deshabilite el esclavo sin alterar el dato del esclavo, al volver CP=0 se recorre el dato del maestro al esclavo

Descripcin de sistemas: diagramas de estado


Diagrama utilizado para identificar cada una de las rutas o caminos que puede tomar un flujo de informacin luego de ejecutarse cda proceso. Permite identificar bajo que criterios se realiza algn proceso y en que punto podra cambiar, adems de visualizar la secuencia. Cada estado se representa por un crculo.

E/S

A/S1

B/S2

Transicin entre el estado A y el B para un autmata de Moore, su salida se indica en la esfera.

Transicin entre el estado A y el B para un autmata de Mealy. Su salida se indica en la trancisin in/out.

Ejemplo: Anlisis de un sistema secuencial (I)

E
Q1 Q1 Q2 Q2

S
J1 K1 J2

Funcin de salida:

S(t) E(t) Q1T Q2T


Funciones de transicin:

J1T ET Q1T Q2T


K1T ET

K2

K2T Q2T

J2T ET

CLK

Salidas del flip flop

Ejemplo: Anlisis de un sistema secuencial (II)


Tabla de funcionamiento (tabla de verdad):
E 0 0 0 0 1 1 1 1 Q1T 0 0 1 1 0 0 1 1 Q2T 0 1 0 1 0 1 0 1 J1 1 1 1 1 0 1 0 0 K1 1 1 1 1 0 0 0 0 J2 0 0 0 0 1 1 1 1 K2 0 1 0 1 0 1 0 1 Q1T+T Q2T+T 1 1 0 0 0 1 1 1 0 0 0 0 1 0 1 0 ST 0 0 0 0 0 0 1 0

Ejemplo: Anlisis de un sistema secuencial (III)


Tabla de transiciones:
E 0 0 0 0 1 1 1 1 Q1T 0 0 1 1 0 0 1 1 Q2T Q1T+T Q2T+T 0 1 0 1 0 1 0 1 1 1 0 0 0 1 1 1 0 0 0 0 1 0 1 0 ST 0 0 0 0 0 0 1 0

QT+T QT 00 01 10 11 E=0 10/0 10/0 00/0 00/0 E=1 01/0 10/0 11/1 10/0

estado en el instante T

estado en el instante T+T

salida

Ejemplo:
Tabla de estados: Bautizamos cada combinacin de variables de estado

QT 00 01 10 11

Estado A B C D

QT+T QT A B C D E=0 C/0 C/0 A/0 A/0 E=1 B/0 C/0 D/1 C/0

Diagrama de estados:
estado entrada salida

1/0

A
0/0

0/0 0/0 1/0

B
X/0

D
1/1

Diseo de un sistema secuencial


Descripcin del funcionamiento del sistema Tabla y diagrama de estados Minimizacin de estados Moore: mismas salidas y mismo estado Mealy: mismo estado Asignacin de variables de estado Tabla de transiciones

Tabla de excitacin (tabla de verdad)


Moore: una para las variables de estado y otra para las salidas Mealy: nica

Ejemplo (I)
Descripcin del funcionamiento del sistema: Se tiene una confluencia de dos vas frreas con el mismo sentido de circulacin. Cada va est dotada de un dispositivo que detecta si hay un vehculo en ella ( A y B) y de un semforo (LA y LB), ambos a cierta distancia del punto de unin. Cuando llega un vehculo a cualquiera de los detectores A o B debe activarse la luz de detencin de la otra va, LB o LA respectivamente, con el fin de detener a cualquier vehculo que llegue por esa va hasta que el primero haya abandonado su detector.
Va A A LA

Va B

LB

Ejemplo
Diagrama y tabla de estados (Mealy)
En la mquina de estados de Mealy, las salidas cambian cuando lo hacen las entradas
00/00 10/01 01/10

1
01/10

2
00/00 00/00 10/01

11/01

1: Ningn vehculo 2: Llega vehculo por B 3: Llega vehculo por A 4: Entr vehculo por A y llega por B 5: Entr vehculo por B y llega por A
AB 00 LA LB 0 1 0 1 0 0 0 1 0 1

3
10/01

01/10

4 5
11/10

ESTADO

11/10

11/01

1 2 3 4 5

1
1 1 -

01 2

2
2

10 3 -

3
3 -

11 4 5

4 5

Ejemplo
Diagrama y tabla de estados (Moore)
En la mquina de estados de Moore, las salidas slo dependen de las variables de estado
00 10 01

1/00
01 00

2/10
00

11

10
01

1: Ningn vehculo 2: Llega vehculo por B 3: Llega vehculo por A 4: Entr vehculo por A y llega por B 5: Entr vehculo por B y llega por A
ESTADO AB 00 LA LB 0 1 0 1 0 0 0 1 0 1

3/01
10

4/10
11

11

5/01
11

1 2 3 4 5

1
1 1 -

01 2

2
2

10 3 -

3
3 -

11 4 5

4 5

Ejemplo
Minimizacin de estados
Se pueden fusionar lneas de la tabla de estado que tengan los mismos nmeros (estado) en las columnas y que tengan las mismas salidas (Moore) o distintas (Mealy)
Por Moore podemos fusionar los estados 2/4 y el 3/5
ESTADO AB 00 1 1 1 01 2 2 2 10 3 3 3 11 4 5 LA LB 0 1 0 0 0 1

1 2, 4 3, 5

Por Mealy podemos fusionar los estados 1/2/4 y el 3/5


ESTADO AB 00 01 10 1 /00 2 /10 3 /01 1 /00 2 /10 3 /01 11 4 /10 5 /01
Asignamos la salida correspondiente al estado estable

1, 2, 4 3, 5

Ejemplo
Asignacin de variables de estado
Codificamos cada estado con las variables de estado necesarias para asignar un cdigo diferente a cada estado.
Por Moore tenemos que diferenciar tres estados: necesitamos dos variables de estado.

Estado 1 2, 4 3, 5

Q1 0 1 0

Q0 0 0 1

Podemos asignar valores de las variables de estado con cualquier criterio. Aqu hemos hecho coincidir estos valores con las salidas

Por Mealy tenemos que diferenciar dos estados: necesitamos una variable de estado.

Estado 1, 2, 4 3, 5

Q 0 1

Ejemplo
Tabla de transiciones:
En la tabla de estados simplificada sustituimos cada estado por el valor de las variables de estado que le hemos asignado en la codificacin

Moore
Q1Q0 00 10 01 AB 00 00 00 00 01 10 10 10 10 01 01 01 11 10 01 LA 0 1 0 LB 0 0 1
Valor de las variables de estado en el instante T+t para una entrada determinada

Valor de las variables de estado en el instante T

Mealy
Q 0 1 AB 00 0/00 0/00 01 0/10 0/10 10 1/01 1/01 11 0/10 1/01

Ejemplo
Tabla de excitacin (tabla de verdad)
Por Moore tenemos dos tablas de verdad, una para las salidas en funcin exclusivamente de las variables de estado y otra para las variables de estado en funcin del estado anterior y de las entradas
Q1Q0 00 10 01 AB 00 00 00 00 01 10 10 10 10 01 01 01 11 10 01 LA 0 1 0 LB 0 0 1
A 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 B 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 Q1T 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 Q0T 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 Q1T+T 0 0 0 X 1 1 1 X 0 0 0 X X 0 1 X Q0T+T 0 0 0 X 0 0 0 X 1 1 1 X X 1 0 X

Q1TQ0T 00 10 01

LA 0 1 0

LB 0 0 1

Ejemplo
Tabla de excitacin (tabla de verdad)
Por Mealy tenemos una nica tabla de verdad

B 0 0 1 1 0 0 1 1

QT 0 1 0 1 0 1 0 1

QT+T 0 0 0 0 1 1 0 1

LA 0 0 1 1 0 0 1 0

LB 0 0 0 0 1 1 0 1

Q 0 1

AB 00 0/00 0/00 01 0/10 0/10 10 1/01 1/01 11 0/10 1/01

0 0 0 0 1 1 1 1

Circuitos secuenciales

Cronograma del circuito

Circuitos secuenciales

Secuencia de conteo Contador VHDL


library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity cont4 is port (clk: in std_logic; Q: inout std_logic_vector (3 downto 0)); end cont4; architecture arqcont of cont4 is begin process (clk) begin if (clkevent and clk = 0) then Q <= Q +1; end if; end process; end arqcont;

Circuitos secuenciales

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Circuitos secuenciales
Unidad de memoria.-

Circuitos secuenciales

6.7 Circuitos lgicos programables

Como ejemplo se vera brevemente la ALU, Unidad lgica aritmtica

Circuitos secuenciales

6.7 Circuitos lgicos programables

Como ejemplo se vera brevemente la ALU, Unidad lgica aritmtica

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