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UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS

DISEO DIGITAL
LABORATORIO No2
CONTADORES Y MAQUINA DE ESTADO
1.- Analice el siguiente cdigo VHDL, identifique el error y corrija el programa:

Cul es el error cometido y explique la razn del cambio? : ________


________________________________________________________
________________________________________________________
Despus de compilar en el Max+Plus II seleccione File -> Edit Symbol y
dibuje el circuito creado.

Simule el CONTADOR y compruebe su correcto funcionamiento.

2.- Modifique el programa para que el contador cuente 0 a 9.


Process(clk)
Begin
____________________
____________________
____________________
____________________
____________________
____________________
____________________
____________________
____________________
____________________
end process;
Realice la simulacin respectiva.
3.- Implemente el siguiente Divisor de frecuencia en VHDL.

Compile el programa y genere el smbolo respectivo.

Indique qu valor de END TIME utilizar para realizar la simulacin de por


lo menos un periodo de simulacin:____________, sabiendo que el
periodo de reloj es de 20ns.
Realice la simulacin respectiva. Cul ser la frecuencia de reloj generada
a la salida:____________
Modifique el programa para generar la frecuencia de 1Hz, sabiendo que la
frecuencia de reloj del FPGA es de 50MHz
Architecture SOLUCION of DIVISOR is
_______________
Begin
Process(clk)
Begin
_______________________
_______________________
_______________________
_______________________
_______________________
_______________________
_______________________
_______________________
_______________________
_______________________
_______________________
_______________________
_______________________
_______________________
End process;
End SOLUCION;

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UNMSM

4.- Implemente el siguiente detector de secuencia en VHDL.

La secuencia a detectar es: 1101, no debe considerar traslape y


Utilice la mquina de Moore.
Dibuje el diagrama de ESTADOS:

S0

S1

S2

S3

S4

Analice el siguiente cdigo VHDL e indique si concuerda con su diagrama


de estados.

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UNMSM

Compile el circuito y genere el smbolo respectivo.


Realice la simulacin del circuito detector.
Modifique el programa para que detecte el traslape en la cadena de bits.
When S4 =>

________________
_________________
_________________
_________________
_________________

DISEO DIGITAL

UNMSM

5.- Implemente el siguiente detector de secuencia en VHDL.

La secuencia a detectar es: 10110, debe considerar traslape y utilice la


mquina de Mealy. Muestre la simulacin respectiva.
6.- Implemente en VHDL el funcionamiento de un contador de 2 bits utilizando
Mquina de estado e implemntelo en el mdulo FPGA Spartan 3

Aada en el siguiente listado el cdigo respectivo:

DISEO DIGITAL

UNMSM

Dibuje el diagrama de ESTADO