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RETENEDOR DE ORDEN UNO. LABORATORIO 1.

Cristhian Leonardo Betancourt Villarreal, Yeison Fernando Rojas Mesa, Jorge Enrique Rodrguez Valderrama.

Control digital, Ingeniera Electrnica, UNISANGIL


Resumen Este informe presenta el proceso de reconstruccin de una seal utilizando el muestreo y retencin y se enfatiza en el funcionamiento del retenedor de orden uno, se analiza el comportamiento del circuito retenedor y se evalan los valores de resistores en las diferentes configuraciones de los amplificadores operaciones existentes en el circuito. Abstract-This report presents the reconstruction of a signal using the sample and hold and emphasizes on the operation of the retainer of order one, we analyze the behavior of the circuit and evaluated retainer resistor values in the different configurations of amplifiers existing operations in the circuit. Palabras clave Conversor digital-anlogo (DAC), sumador inversor, integrador, restador inversor, inversor.

III.

Osciloscopio Rigol Cable UTP de par trenzado 18 Resistencias de 20k 14 Resistencias de 10k 2 Resistencias de 30k Optotransistor 4n26 1 Condensador cermico 103 MARCO TERICO

MUESTREO Y RETENCION El proceso de muestreo produce una seal de pulsos modulados en amplitud. La funcin de la operacin de retencin es reconstruir la seal analgica que ha sido transmitida como un tren de pulsos muestreados. Esto es, el propsito de la operacin de retencin es rellenar los espacios entre los periodos de muestreo y as reconstruir en forma aproximada la seal analgica de entrada original. El circuito de retencin se disea para extrapolar la seal de salida entre puntos sucesivos de acuerdo con alguna manera preestablecida. La forma de onda de escalera de la salida, es la forma ms sencilla para reconstruir la seal de entrada original. El circuito de retencin que produce dicha forma de onda de escalera se conoce como retenedor de orden cero. En general los circuitos de retencin de orden superior reconstruirn una seal de manera ms exacta que los retenedores de orden cero, pero con algunas desventajas. El retenedor de primer orden mantiene el valor de la muestra anterior, as como el de la presente, y mediante extrapolacin predice el valor de la muestra siguiente, si la pendiente de la seal original no cambia mucho, la prediccin es buena. Sin embargo si la seal original invierte su pendiente, entonces la prediccin es mala y la salida sigue una direccin equivocada causando as un gran error para el periodo de muestreo considerado. Un retenedor de primer orden con interpolacin, tambin conocido como retenedor poligonal reconstruye la seal original de una manera mucho ms exacta. Este circuito de retencin tambin genera una lnea recta a la salida cuya pendiente es igual a aquella que une el valor de la muestra anterior con el valor de muestra actual, pero esta vez la proyeccin se hace desde el punto de la muestra actual con la amplitud de la muestra anterior. Por lo tanto, la exactitud al reconstruir la seal original es mejor que para los otros

INTRODUCCIN En el campo de las comunicaciones el envo y recepcin de datos de alta confiabilidad es de gran importancia, principalmente cuando la comunicacin se realiza entre lugares separados por distancias considerables. En la comunicacin, la seal anloga, como la voz, es transformada en una seal digital por medio de un conversor anlogo- digital. Este toma muestras de la seal y la convierte en un tren de pulsos de amplitud modulada que luego es enviada por los sistemas de comunicacin. Para que el receptor conozca el contenido de lo que se comunica se debe hacer una reconstruccin de la seal con lo cual se utilizan retenedores. Estos elementos junto con otros dispositivos construyen la seal enviada y muestran una seal muy aproximada a la seal original. A continuacin se presenta el funcionamiento del retenedor de orden uno en la reconstruccin de una seal que proporciona un generador de seales. I. OBJETIVOS Conocer el funcionamiento del retenedor de orden uno Realizar la montaje del retenedor de orden uno en protoboard

II. EQUIPOS Y MATERIALES 2 protoboards Modulo programable EFmJM60 de octoplus 1 Amplificador operacional 324 Generador de seales Rigol

circuitos de retencin, pero existe un periodo de muestreo de retardo. En efecto, la mejora en a exactitud se logra a expensas de un retardo de un periodo de muestreo. Desde el punto de vista de la estabilidad de los sistemas en lazo cerrado, dicho retardo no es deseable, y de este modo el retenedor de primer orden con interpolacin no se emplea en sistemas de control.

La salida del restador se conecta a la entrada de un amplificador operacional en configuracin integrador (ver imagen 3). Esta parte del circuito permite hallar la pendiente de la recta en cada muestreo de las seales. En este proceso es necesario realizar la descarga del capacitor cada vez que se ingresen las nuevas muestras de las seales, para asegurar que esto suceda se conecta en los terminales del capacitor un optotransistor 4n26 para que descargue el capacitor (ver imagen 4).

IV.

PROCEDIMIENTO

Para montar el retenedor de primer orden se debe iniciar creando un programa que utilizara el JM60. Este programa se encarga de generar dos seales de muestreo, una seal de muestreo va un periodo adelantada de la otra, a partir de una seal anloga que ingresa por el pin A/D proveniente de un generador de seales. En este proceso las seales de muestreo son enviadas por los puertos C, E, F y G del JM60 a dos conversores digital-anlogo, creados mediante la configuracin tipo escalera, o comnmente llamada R-2R. Los valores de resistencia en este caso es de R =10k y 2R =20k (ver imagen 1). La salida anloga de los conversores son enviadas a las entradas de un amplificador operacional del circuito integrado 324 en configuracin restador inversor (ver imagen 2). La salida del primer conversor (superior) se denomina muestra actual y el segundo conversor (inferior) se denomina muestra pasada (ver en anexos).

Imagen 3. Amplificador operacional 324 en configuracin integrador

Imagen 4.Optotransistor 4n26 Un amplificador operacional en configuracin sumador inversor ingresa la seal de muestra actual del conversor digital-anlogo (DAC) y la seal de salida del amplificador operacional en configuracin integrador (ver imagen 5). El sumador halla internamente la ecuacin de la recta entre los muestreos de las seales.

Imagen 1. Conversor digital- anlogo, configuracin R2R En ese paso las seales anlogas son restadas, esto permite hallar la distancia entre las seales.

Imagen 5. Amplificador operacional 324 en configuracin sumador inversor Por ltimo se conecta la salida del sumador inversor a la entrada de un amplificador operacional en configuracin inversor (ver imagen 6). Este proceso invierte la seal de salida del sumador y muestra en la salida la recta como tal en el osciloscopio. Imagen 2. Amplificador operacional 324 en configuracin restador inversor

Imagen 6. Amplificador operacional 324 en configuracin inversor ANALISIS DE RESULTADOS Imagen 9. Salida del conversor de muestra actual La imagen 9 muestra la salida del conversor de muestra actual en el osciloscopio, junto con la seal seno que produce el generador de seales.

Imagen 7. Modulo programable EFmJM60 de Octoplus La imagen7 muestra el JM60, los puertos que se utilizan para el montaje del retenedor de orden uno son C, E, F y G, mencionados anteriormente, ubicados en la parte superior de la imagen

Imagen 10, tren de pulsos que entran al optotransistor La imagen 10 muestra el tren de pulsos que entra en el optotransistor a una frecuencia de 250uHz

Imagen 8. Salida de los conversores D/A de muestra actual y muestra pasada desfasados en un periodo de muestreo La imagen 8 muestra las salidas de los conversores D/A en el osciloscopio, como se observa, las salidas se encuentran desfasadas un periodo de muestreo una de la otra.

Imagen 11. Salida en el osciloscopio del retenedor de orden uno

La imagen 11 muestra la salida del retenedor de orden uno en el osciloscopio, la seal se corta debido al valor de la capacitancia del condensador cermico. Esta seal es la ms aproximada a la seal del modelo ideal del retenedor de orden uno. V. CONCLUSIONES Y OBSERVACIONES Se observa que las diferentes configuraciones de los amplificadores operacionales estn diseados para obtener una ganancia unitaria El JM60 se configuro de forma que ref A+ tenga un valor de 5v y ref A- sea tierra, de forma que tenga un rango de voltajes de 0 a 5v. Como la frecuencia de la seal que entra del generador es de 2kZ, el teorema de Nyquist dice que el periodo de muestreo es el doble de la seal de entrada, al despejar el valor de frecuencia se obtiene 250uHz, ese resultado es la frecuencia del tren de pulsos que entra en el optotransistor. El condensador cermico 103 del amplificador operacin en configuracin de integrador produce un corte en la seal de salida del retenedor de orden uno. REFERENCIAS
[1] [2] K. Ogata. Sistemas de control en tiempo discreto. 2da edicin http://www.datasheetcatalog.net/es/datasheets_pdf/L/M/3/2/LM324.sht ml

ANEXOS

Circuito retenedor de orden uno

Montaje del retenedor de orden uno