SUMADORALGEBRAICODEDOSDATOS

ARGUELLESPADILLAADIEL DELAHOZCABALLEROJOSEFERNANDO GOMEZSEANEIDERDAVID VARGASREGALADOJASTHERDEJESS

Se presenta a continuacin elproceso de diseoy elaboracin de un sumador algebraico de dos datos con signo.LooperacindelasumaserealizadirectamenteenBCD. En la Figura 1.0 se observa el diagrama general de todo el circuitoque se vaimplementar enlaFigura1.1 lamultiplexacinparavisualizarlaoperacinenlosdisplaydelaFPGA.

Figura1.0

Los primeros tres bloques que se observan en el diagrama general,constituyenlosregistrosparaguardar los datos que se van a ingresar, (Como soncircuitossecuencial,serecurrea circuitos yadiseadosenel proyectos anterior). debido a que se presenta el inconveniente de los 11 bits se reparti en los tres bloques.Donde se

ingresanlos8bitsmximospermitidosporlosinterruptoresdelaFPGA,losbitsdelsignoydel

Figura1.1

punto decimal delosdosdatossonguardadosenel mismoregistro,yal momento deingresarlos sedebehacer para ambos datos al mismo tiempo. luego se uni el datos A con su correspondiente indicador de punto decimal y signo, al igual el B, quedando de11bits.Posteriormenteingresa aal bloque decorreccin: llamados correctorA y corrector B que muestran una salida de 21 bits con signoparacadadato segnla condiciones que indica la tabla 1.0. A partir de all se sigue el diagrama general donde se ir explicando pasoapasocon suscorrespondientesimulacionesenSoftware.

Tabla1.0 Enla Figura 1.2 se puede observar el diagrama delcorrector, constituidopordos demultiplexores,inicialmente ingresan los 11 bits del dato, segnlosdosbitsdelpuntodecimal el demultiplexoresinferior dejaingresar por D0,D1, D2,D3 los 4 bits menossignificativodeldato,yel demultiplexoressuperior losdatosmssignificativos, que luegos son ingresados bit a bit por la compuerta OR, que siempre va a ingresar ceros por la segunda entrada. Luegos se unen para formar el dato corregido (A_CORR) a sumar. que el maximo sera de 21 bits . Cabeaclararqueestecircuitoessoloparaundatoy,luegosseutilizaparaeldatoBcomocomponente.

Figura1.2

seobservalasimulacinimplementadaenelsoftware,delcircuitomostradoenlaFigura1.2.

Imagen1.0

Figura1.3:este es un diagrama que explica el bloque del signo de la operacin. Internamenteseencuentraun comparador de (19:0) una compuerta OR de 40 entradas cuya salida va directa a la compuerta and de 3 entradas,dondeentranelbitdesignodecadadato.Elcomparadorseleccionasegn: siambosdatos sonigual,ingresalasalidadelacompuerta de3 entradas, que esun 1siambossignosdelos nmeros son iguales o 0 si son distintos. Esta son las posibilidades que se dan para cuando el datossea mayor (ingresa signos del dato mayor), para cuando sea menor (signo del dato menor). para las dems posibilidadesingresara0

A>B010 A<B100 A=B001

Figura1.3 SeobservaenlaImagen1.1lasimulacindelbloqueanterior.

Imagen1.1

EnlaFigura1.4seobservaelbloquedondeserealizalaoperacindecomplementoadiezparaundato.
Elcomplementoa10deundatoeselcomplementoanuevesumandoUNOalbitmenossignificativo. .

Figura1.4

El proceso de la suma (Figura 1.5) se realiza a partir de un sumador binario, con acarreo de entrada y salida, haciendo una correccin de la siguiente manera: silasumaesmayorque9se suma6,encaso contrario, nose suma0.Paraformarelsumadorde20bitsquesenecesitan.seune5,talcomoseveenlaFigura1.5

Figura1.5

Figura1.6: Correctorderesultado,sedivideendosbloque,paraeliminarloscerosalasizquierdayapagarlos displaydecerosinnecesariosymostrarelpuntodecimal.

Figura1.6

Figura1.7

Figura1.8

Figura1.9:Generadordeacarreocuandolasumaesmayora99.

Figura1.9

Figura 2.0: complemento a 10 del resultado, cuando es negativo y se vuelve a complementar el resultado nuevamente.

Figura2.0