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Circuitos Logicos

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TEMA 5: Circuitos digitales

Tema 5: Circuitos Digitales
INDICE 5.1 Introducción ................................................................................................... 5-2

5.1.1 Circuitos digitales. Familias lógicas ........................................................... 5-2 5.1.2 Caracterización de circuitos lógicos .......................................................... 5-3 5.2 Familias lógicas básicas. Lógica combinacional..................................................5-8 5.2.1 TTL ........................................................................................................ 5.2.2 ECL ....................................................................................................... 5.2.3 CMOS .................................................................................................... 5.2.4 Pseudo-NMOS ....................................................................................... 5.2.5 Lógica de transistores de paso ............................................................... 5.2.6 Lógica dinámica ................................................................................... 5.2.7 BiCMOS ............................................................................................... 5.3 Circuitos lógicos secuenciales ....................................................................... 5.3.1 Circuitos biestables................................................................................. 5.3.3 Flip-flop D. Master-slave ......................................................................... 5-8 5-11 5-14 5-17 5-18 5-20 5-22 5-23 5-24 5-26

5.3.2 Flip-flop SR CMOS. Topologías alternativas ........................................... 5-24 5.3.4 Circuitos multivibradores: Monoestable, astable, osciladores .....................5-27 5.4 Memorias semiconductoras............................................................................... 5-29 5.4.1 Tipos y arquitecturas.................................................................................. 5-29 5.4.2 Organización del chip de memoria............................................................... 5-30 5.4.3 Temporización .......................................................................................... 5-31 5.4.4 Celdas de memoria CMOS RAM (estática y dinámica)............................. 5-31 5.4.5 Amplificadores de salida......................................................................... 5-34 5.4.6 Decodificadores de dirección (filas y columnas)..........................................5-35 5.4.7 Memorias CMOS ROM: PROM y EPROM ............................................ 5-37 5.5 Bibliografía ........................................................................................................5-39

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TEMA 5: Circuitos digitales

5.1 Introducción
5.1.1. Cicuitos digitales. Familias lógicas
Se denomina familia lógica, al conjunto de circuitos integrados que son fabricados utilizando una puerta básica determinada. Las características esenciales de cada farmilia lógica son: 1) todos los circuitos de una misma familia poseen propiedades eléctricas y temporales similares, es decir, los mismos parámetros de conmutación. Como consecuencia de esto último, 2) todos los circuitos de una misma familia se pueden conectar entre sí directamente. Para conectar puertas de diferentes familias normalmente hay que utilizar circuitos especiales o etapas de interfase. En función del tipo de transistor utilizado para realizar las puertas, hay dos grandes grupos de familias: - Familias bipolares: Utilizan como base el BJT (Familias TTL, ECL, etc.). - Familias MOS: Utilizan el transistor MOS (Familias NMOS, CMOS, etc.). Además, dentro de cada familia, existen subfamilias que tienen características especiales para mejorar determinados comportamientos específicos necesarios en aplicaciones particulares. Por tanto, a la hora de hacer un diseño habrá que elegir aquella familia y subfamilia que mejor cumpla los requerimientos del mismo, en base a flexibilidad lógica, velocidad de operación, catálogo de funciones lógicas disponibles, ruido, temperatura de operación, consumo de potencia, tensión de alimentación, área y coste final. Otras familias, como la BiCMOS o ArGa, pueden tener interés en contextos muy restringidos y solo los mencionaremos puntualmente. Daremos a continuación unas breves pinceladas sobre la implantación actual de las tecnologías indicadas en la Fig. 5.1, y de sus ventajas e inconvenientes. Posteriormentre, en el resto del tema se analizarán circuitos digitales realizados con cada una de ellas. Las tecnologías CMOS son actualmente las que dominan el mercado de circuitos integrados (ICs) gracias a una serie de ventajas, entre las que sobresale un reducido consumo de potencia frente, no solo a tecnologías bipolaes, sino también a otras alternativas MOS. Básicamente, las tecnologías CMOS han triunfado gracias a varias propiedades: - Los circuitos lógicos CMOS disipan mucha menos potencia que las alternativas BJTs. Esto hace factible una mayor densidad de encapsulado dentro de un mismo chip, sin un incremento de la temperatura excesivo y controlado. - Poseen muy alta impedancia de entrada (puerta del MOS), que puede ser utilizada para el almacenamiento de carga temporalmente en circuitos lógicos de memoria. Inviable en circuitos bipolares.
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TEMA 5: Circuitos digitales

- Alta densidad de integración (dimensiones mínimas de hasta 60nm), lo que permite empaquetar en un mismo substrato un número muy elevado de funciones. Son las tecnologías CMOS las que han evolucionado desde unas pocas puertas por chip (SSI, baja escala de integración, menos de 10 puertas), hasta los de media escala (MSI, menos de 100 puertas) y de aquí hasta los circuitos VLSI y ULSI (Very and Ultra Large Scale of Integration) actuales que pueden llegar a contener hasta millones de puertas lógicas. Los circuitos CMOS son substituidos en algunas aplicaciones por las pseudo-NMOS (por analogia con la lógica NMOS) o por la lógica con transistores de paso. A veces, en aplicaciones que requieren elevada velocidad, con baja disipación de potencia, se utiliza la lógica CMOS dinámica. Los circuitos CMOS se usan asímismo en la fabricación de chips de memoria. Las familias lógicas bipolares son (TTL y ECL) poco utilizadas en la actualidad. A pesar de ello, la familia TTL (Transistor Transditor Logic) fue la primera que apareció con capacidad de resolver de forma completa un problema de diseño lógico. En la actualidad es incapaz de competir con la CMOS VLSI. Existen versiones optimizadas para baja alimentación, bajo consumo o elevada velocidad, pero poco utilizadas. Lo mismo le ocurre a la la familia ECL (Emiter Couple Logic), utilizada solo en aplicaciones de muy elevada velocidad de operación, a costa de incrementar notablemente el consumo de potencia y el coste en área de silicio. La familia BiCMOS combina alta velocidad con bajo consumo de potencia. Puede dar soluciones óptimas en algunas aplicaciones que justifiquen el uso de procesos tecnológicos complejos. La familia ArGa (Arseniuro de Galio) permite, a priori, velocidades de operación muy elevadas. No obstante, aún no ha madurado lo suficiente y resulta difícil de controlar tecnológicamente. Tecnologías de IC

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Fig. 5.1. Tecnologías de fabricación de circuitos Integrados (IC) Digitales.

5.1.2: Caracterización de un circuito lógico
Los circuitos digitales utilizan señales lógicas para el procesado de la información. Estas señales toman valores discretos (“0” y “1”), que son adimensionales y que cambian,
5-3

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Para ello se definen una serie de parámetros (denominados parámetros de conmutación) y variables adecuada que modelen el comportamiento de los circuitos digitales en función de su realización y permitan distinguirlos a unos de otros dependiendo de sus prestaciones. 5. Potencia estática y dinámica. Por contra.vI). se componen de tensiones e intensidades.TEMA 5: Circuitos digitales generalmente.Parametros de conmutación dinámicos. Producto potencia-retardo. que evolucionan en el tiempo a una determinada velocidad.Parametros energéticos. con el modelo lógico empleado en circuitos digitales. La caracterización de un circuito lógico supone relacionar las señales eléctricas. .2. Podemos definir tres grupos de parametros de comportamniento: . Definiciones de los niveles lógicos a la entrada y la salida de una puerta lógica (inversor). Se pueden dividir en los siguientes grupos: a) Tensiones de nivel bajo y alto. vO VOH VOL VIL VIH vI Fig. las señales eléctricas que soportan físicamente a las digitales. Se definen las tres regiones: 1) Región de entrada baja: vI < VIL 2) Región de transición: VIL < vI < VIH 3) Región de entrada alta: VIH < vI También se pueden definir los valores extremos y típico: 5-4 . teniendo en cuenta naturaleza eléctrica de las estas señales. regidos por un ciclo de reloj o máquina.Parametros de conmutación estáticos. reales. Parámetros de conmutación estáticos. . Están relacionados con la característica de transferencia estática (DC) de una puerta lógica (tensión de salida vs tensión de entrada vO .

min VDD vI vO VOH.min VIL. VOL.min c) Márgenes de ruido.max: máximo valor que es reconocido a la salida como un cero lógico.max NMH Incertidumbre NML VOL. b) Tensiones umbrales.mim VIH.max .max 5-5 . VOL.max 0 Fig. Condiciones: a) Región de incertidumbre estrecha. Definen la región de incertidumbre o de transición. y ha de ser evitada.3.min: mínimo valor que es reconocido a la salida como un uno lógico.TEMA 5: Circuitos digitales VOH.max: máximo valor que es reconocido a la entrada como un cero lógico (pendiente -1). 5.tip: valor nominal del cero lógico. VIL. VOH. Margen de ruido del nivel ALTO: NMH = VOH.max VOH. VIH.max < vI < VIH.min: mínimo valor que es reconocido a la entrada como un uno lógico (pendiente -1). b) Rango de valores de entrada amplios.tip: valor nominal del uno lógico.max < VIL.VOH. VOL.min .min > VIH.min Margen de ruido del Nivel BAJO: NML = VIL. Definición gráfica de los márgenes de ruido. VIL. Establecen la sensibilidad de un circuito lógico al ruido eléctrico.VIH.

Caracterizan de diversas formas los retrasos en las transiciones de uno a cero y viceversa. a) tiempos de transición.Tiempo de bajada: tF vO 90% 10% Fig. .Tiempo de subida: tR .TEMA 5: Circuitos digitales Los márgenes de ruido han de ser lo más elevados posibles. 5. d) Fan-Iin y Fan-out. es decir. Tiempos de subida y bajada.Tiempo de propagación de nivel bajo a alto en la salida. la velocidad de los circuitos digitales.4. como consecuencia de una conmutación en la entrada: tPHL vI VL 50% tPHL vO tPLH VH 50% VL Fig. sin degradar su operación lógica. Parámetros de conmutación dinámicos. Tiempos de propagación de nivel bajo y alto. tR VH tF VL b) tiempos de propagación. 5.5.Tiempo de propagación de nivel alto a bajo en la salida. como consecuencia de una conmutación en la entrada: tPLH . 5-6 . Ambos están relacionados con el mantenimiento de los niveles lógicos adecuados a la entrada y a la salida. Fan-out: Número máximo de puertas lógicas que puede atacar una dada. . Fan-in: Número máximo de puertas lógicas que se pueden conectar a una dada sin degradar la operación lógica de esta última.

Tiempo de transición: tR + tF t T = -------------2 . Existen dos contibuciones a la potencia media consumida: Potencia estática: es la potencia media que consume el circuto mientras no se produce ningún cambio en las entradas/salidas o señales de reloj. Se define como. con un bajo consumo de potencia. Es una figura de mérito asociada a la cantidad de energía necesaria para llevar a cabo una transición de estado lógico.3) (5. Una gestión óptima de la potencia ha de anular el consumo de potencia estática y reducir al máximo la dinámica. Potencia dinámica (o de conmutación): es la potencia media que disipa la puerta lógica como consecuencia exclusiva de los proesos de conmutación o cambio de estado lógico. Se asocia al consumo de energía de los niveles alto y bajo. Se suele expresar como potencia media en un periodo de reloj (segundos). Un valor bajo de DP implica una velocidad de conmutación elevada.Tiempo de propagación: t PLH + t PHL t P = --------------------------2 Parámetros energéticos.2) (5. Está relacionada con la la cantidad de energía que consume circuto para realizar adecuadamente la operación. 5-7 . DP = P media ⋅ t P (5. Asociada a la potencia media se define el producto potencia-retardo. (uno y cero lógicos).TEMA 5: Circuitos digitales .1) y se mide en Julios [J]. La potencia media total es la suma de ambas.

como la intensidad de base solo puede ser positiva. En este caso. La intensidad de colector tiende a ser positiva. la evolución del circuito cuando las entradas conmutan de estado. un uno lógico. así como las propias capacidades internas del circuito. La entrada al circuito es el emisor de Q1 y la salida por el colector de Q3. es decir. vI=0. llega un momento en que ambas intensidades. Esto significa que la salida era igual a VCC (5V) y debe pasar a vCEsat (0. Es necesario para ello tener en cuanta la carga capacitativa CL a la salida del circuito que aparece como resultado del modelado las capacidades parásitas asociads a los posibles circuitos conectados a dicha salida.2. lo que es lo 5-8 . a) vI pasa de 0 a 1 lógico. Este estudio permite evaluar la velocidad de conmutación del inversor. lo cual nos indica que este transistor está en activa inversa (ZAI).6. provocando el corte de Q3. esta polarizada directamente. si la intensidad de base de Q1 tiene el valor suficientemente alto como para llevar a Q3 a saturación.6. o cero lógico. situando la base de Q1 a 0. 5.9V aproximadamente.2V que es un valor bajo salida.2V) .1: Familia TTL (Transistor Transistor Logic) El inversor TTL básico se muestra en la Fig. Sin embargo.2: Familias lógicas 5. 5. debido a que la unión base-emisor conduce. Las intensidad de colector de Q1 es negativa e igual a la de base de Q3. b) Si vI = 0 (es decir. haciendo que Q3 este en zona de condución. en concreto saturación. iC1 e iB3 se anulan. La unión BE de Q1 está en polarización inversa y la BC en polarización directa. Para demostrar que este circuito funciona como un inversor suponemos las dos estados de entrada: a) Si vI = 1 (es decir. En él se incluyen dos transistores Q1 y Q3. Inversor TTL básico.2V). VCC R RC vO vI Q1 Q3 Fig. vI=5V).TEMA 5: Circuitos digitales 5. Veremos cómo se comporta este circuito en los transitorios. la unión base emisor de Q1. Por tanto la salida es VCE = 0. La salida se hace entonces igual a VCC o equivalentemente.

7. debe cargarse. Esto lo hace a través de Rc.8). VCC=5V R1=4KΩ R2=1. 5.7b. Estos procesos son muy lentos. obteniéndose la etapa de salida en totem-pole que se muestra en la Fig.6KΩ R3=130Ω Q4 D V1* Vi Q1 Q2 V1 Q3 Vo CL R4=1KΩ Fig.2V hasta 5V (0 hacia 1).8. b) vI pasa de 1 a 0 lógico. Etapa de salida totem-pole con carga capacitiva.7a. el diodo es necesario para que Q4 se corte asegurando el buen funcionamiento del circuito. que además implica llevar el transistor Q3 desde saturación a corte previamente. el condensador CL estaba cargado y se debe dercargar. como se muestra en la Fig. 5. 5. hace que la carga de CL sea más rápida. Esto. proceso que es costoso en tiempo. Estas dos señales se obtienen mediante otra etapa con el transistur Q2 denominada divisor de fase. Esto lo hace a través de Q3 como se muestra en la Fig. Para acelerarlo. En el circuito completo. la estructura TTL básica modifica su etapa de salida cambiando el pullup pasivo por uno activo Q4.8. 5. (b) Transitorio de carga. Inversor TTL básico: (a) Transitorio de descarga. VCC vO RC CL vO Q3 CL (a) (b) Fig. sobre todo la carga de CL a través de Rc. por lo que el condensador. 5. aunque tiene la desventaja de necesitar dos entradas a los transistores Q3 y Q4 (las señales V1 Y V1* en la Fig. Ahora la situación es la contraria y la tensión de salida ha de evolucionar desde un 0. ahora descargado. 5.TEMA 5: Circuitos digitales mismo. 5-9 .

es decir. Además con este estado de los transistores.9.6KΩ R3=130Ω Q4 D vI1=VOH vI2=VOH Q1 Q2 Q3 vO R4=1KΩ Fig.10. La puerta NOR TTL La puerta NOR TTL tiene la estructura que se muestra en la Fig. 5. 5. En estas condiciones. 8 = 1 V (5. Esto lleva a saturación al transistor Q4 y la salida será un valor alto.4) y esa tensión no es suficiente para polarizar directamente a la unión BE de Q4 y al diodo por lo que esa rama está abierta y la salida es efectivamente un valor bajo.9. correspondiente dando lugar a una intensidad de base del transistor Ql procedente de VCC y que sale al exterior a través de la unión BE de este transistor (es por tanto una intensidad saliente). tiene tantos emisores como entradas tenga la puerta. sino que existe 5-10 .9 V insuficiente para hacer conducir a Q2 y Q3 que por tanto estarán cortados. Puerta NAND TTL básica. el valor de la tensión de colector de Q2 será. b) Alguna entrada tiene valor bajo. Aquí el transistor de entrada no es multiemisor. y se muestra en la Fig. 2 + 0. v C 2 = v CE 2 + v BE 3 = 0. Se observa en ella que el transistor de entrada es multiemisor. la tensión en la base de Q1 es del orden de 0. 5. a) Si todas las entradas están a nivel alto. En este caso. Vamos a comprobar que cumple la función NAND. la unión BE conduce.TEMA 5: Circuitos digitales La puerta NAND TTL básica La puerta NAND básica sigue la misma estructura que el inversor TTL. tanto a este transistor como a Q3 por lo que la salida es VCEsat de Q3 y por tanto un valor bajo. En este caso. El funcionamiento es similar al de la puerta NAND. los emisores quedan cortados y circula corriente desde VCC a través de Rl y de la unión BC de Ql hacia la base de Q2. El elevado valor de esta corriente de base de Q2 es suficiente para llevar para a saturación. VCC=5V R1=4KΩ R2=1.

5.10.TEMA 5: Circuitos digitales un transistor Q1 por cada entrada y los divisores de fase Q2 están en paralelo de forma que basta con que uno de los dos conduzca para que la salida sea baja. Se trata de circuitos en los que se evita la saturación de los transistores bipolares con lo que disminuye el tiempo de conmutación.11 se muestra el inversor básico. Puerta NOR TTL de dos entradas. 5. con tiempos de propagación menores de 1 ns. 5. VBB. Inversor ECL básico.11. El inversor ECL básico En la Fig. VCC y VEE. Consta de un circuito de entrada constituido por un amplificador diferencial y una etapa de salida basada en un circuito seguidor de emisor que actúa como separador y restaurador de nivel.2: Familia ECL (Emiter Couple Logic) La familia ECL (Emitter Coupled Logic) es considerada como la más rápida actualmente.24KΩ Q1 Q2 300Ω Q3 Q4 NOR OR Seguidor de emisor 2KΩ 2KΩ VEE Fig. VCC=5V 4KΩ 1. pueden llevarse a tierra.6KΩ 125Ω A 4KΩ B D A+B 1KΩ Fig.2. 5. Sin embargo siempre tiene 5-11 . Amplificador diferencial VCC 270Ω y1 y2 vI VBB 1. Cualquiera de las fuentes.

Ahora el transistor Q1 conduce y la tensión en el emisor será vI -vBE1 > VBB por lo que el transistor Q2 se corta. b) vI es alta. de referencia. Igualmente la señal en es y2 es VCC y después de pasar por el seguidor de emisor la salida vOR es alta. se conectarán como se muestra en la Fig. Por otra parte. Por otra parte. La situación por tanto es simétrica de la anterior: la señal en y1 es la tensión de colector de un transistor en activa directa por lo que vNOR baja después de pasar por el seguidor de emisor. a) vI es baja y menor que VBB: En ese caso el transistor Q1 está cortado con lo que 1a señal en y1 es VCC y la salida por el terininal NOR es V CC -vBE4 cual es un valor alto.TEMA 5: Circuitos digitales que cumplirse que VCC > V BB >V EE. 5. (5. el transistor Q2 está conduciendo y el valor de las fuentes y de en zona activa directa con lo que el valor de la señal en y2 es VCC. Este valor es suficiente para hacer conducir al transistor Q4 en zona activa directa y el valor de salida por el terminal OR es. la salida NOR es la inversa de la entrada y el funcionamiento del circuito se basa en la conmutación entre el estado de los transistores Q1 y Q2. el margen de ruido es bajo en este tipo de circuitos que tiene además.5) 5-12 . muy poca diferencia entre niveles lógicos. Función OR y NOR con lógica ECL Para conseguir la función OR o NOR de varias entradas. El principio de operación de este tipo de circuitos es introducir por la base de Ql la tensión de entrada y por la de Q2 una tensión fija de referencia vBB. se observa que la función de Q3 y Q4 es simplemente desplazar los valores de tensión que tienen en la base para hacerlos compatibles con los niveles lógicos de entrada de la familia. Por tanto.12. La mayor inmunidad al ruido se consigue cuando es VCC la que se conecta a tierra. v OR = V y 2 – v BE = V CC – i C R C – v BE que es un valor bajo.Rc ic. En cualquier caso. Vamos a demostrar que se comporta como un inversor. la cual es muy rápida ya que los transistores no entran en saturación en ningún momento.

B y C en la figura. lo que hace que Q2 esté en activa. Los terminales A. También se observa en esta gráfica la poca separación entre los niveles y el bajo margen de ruido. Así mismo y2 está en BAJO y la salida OR es BAJA. 5-13 . La familia ECL permite lógica cableada OR ya que en su etapa de salida tiene pull-up activo y pull-down pasivo.24KΩ VEE Q1 Q2 300Ω Q3 Q4 NOR OR 2KΩ 2KΩ Fig. OR/NOR ECL de tres entradas. 5.TEMA 5: Circuitos digitales VCC 270Ω y1 y2 C Q1 B Q1 A VBB 1. A la salida se obtendrán las funciones OR y NOR de estas entradas. Las curvas de transferencia típicas de esta familia se muestranen la Fig. Por tanto y1 está en ALTO y la salida NOR es ALTA. Se cumple por tanto la función OR y NOR de las entradas. son las entradas de una puerta ECL. 5. El modo de funcionamiento es el siguiente: a) Todas las entradas tienen valor BAJO: Entonces todos los transistores de entrada estarán cortados.13. Así mismo y2 está en ALTA y la salida OR es ALTA. El transistor de entrada correspondiente conduce por lo que se corta el Q2. La situación es la contraria de la anterior e y1 está en BAJO y la salida NOR es BAJA. Se observa que sus niveles ALTO y BAJO son muy diferentes a los de otras familias por lo que se trata una familia de difícil conexión a otras. b) Alguna entrada es ALTA. Todo ello la hace una familia incomoda para trabajar con ella por lo que se utiliza básicamente cuando se requiere mucha velocidad ya que en ese aspecto son actualmente insuperables.12.

Fig. la red PUN deberá estar desactivada. Puerta lógica CMOS de tres entradas. de forma que trabajen de forma complementaria. De igual modo. 5. A la vez. careciendo de memoria o realimentación alguna. impidiendo que ambos caminos (al nivel alto y bajo) esten activados simultáneamente. 5. La estructura básica de estos circuitos se ilustra en la Fig. En estos circuitos. Al igual que en el inversor CMOS. se dispone un red de polarización del nivel bajo (pull-down) formada por transistores NMOS.14. 5. la salida depende en cada momento de las entradas actuales.13: Curvas de transferencia de la familia ECL.3: Circuitos CMOS Se van a considerar a continuación la realización de circuitos lógicos combinacionales basados en el comportamiento del inversor CMOS estudiado en el tema 4.2.14. establecienndo un camino a tierra. Las dos redes se activan por variables de entrada. 5. todas las combinaciones que demanden 5-14 . La red PDN conducirá con todas aquellas combinaciones que requieran un valor de Y=0. y una equivalente para el nivel alto (pull-up) constituida por transistores PMOS. eliminando todo camino a la alimentación VDD.TEMA 5: Circuitos digitales Fig. con sus redes de polarización de los niveles alto y bajo.

5. La red PUN solo se activará en el caso de que simultáneamente las dos entradas se anulen. La red PDN se compone de transistores NMOS. Para mayor número de entradas. Puerta NOR CMOS de dos entradas La función lógica a realizar es la siguiente: Y = A+B = A⋅B (5. Ambas redes invierten por tanto la señal Y respecto de las entradas. desactivando PDN. 5-15 . basta con incrementar en uno el número de transistores NMOS (PMOS) en parlalelo (serie) por cada nueva entrada. conectarán la salida con VDD. mientras que la red PUN. 5. derivando en valores de cero en la salida. como se muestra en la Fig. eliminando toda ruta a masa desde la salida. compuesta por transistores PMOS.15. se activa con niveles bajos de las entradas A y B. activados con niveles altos de las entradas A y B. se habrá de producir una conexión serie de transistores activados por nivel bajo (PMOS). El circuito resultante se muestra en la Fig. Fig.TEMA 5: Circuitos digitales Y=1. 5. es decir. Por ello.15. Las funciones OR y AND pueden establecerse mediante conexiones en paralelo y serie respectivamente.6) Se aprecia como la red PDN ha de conducir para valores positivos de las entradas. cada uno de ellos gobernados por A y B. Conexiones serie y paralelo con transistores NMOS y PMOS. Esto significa que la PDN ha de estar compuesta por dos NMOS en paralelo.16a.

Y = A ⋅ (B + C ⋅ D) o Y = A ⋅ (B + C ⋅ D) (5. (a) NOR CMOS de dos entradas. B=1 o C=D=1. simultáneamente.8) que establece un cero en la salida siempre que. Puerta NAND de dos entradas La función lógica a realizar es la siguiente: Y = A⋅B = A+B (5. Se puede considerar la función. por lo que necesitaremos dos PMOS en paralelo. Esto quiere decir que en la red PDN habrán de existir dos transistores en serie. cada uno cotrolado por una de las entradas.16. o B=0 y a la vez CD=0. con dos NMOS en serie controlados por C y D.7) Las combinaciones de entrada que requieren nivel bajo a la salida (PDN) son aquellas que exigen A y B altos. puede ocurrir que cualquiera de las entradas este en nivel bajo. Para ello es necesario sintetizar las redes PDN y PUN a partir del análisis de la función lógica. El circuito se puede ver 5-16 . Esto nos lleva a una conexión de un PMOS controlado por A. y el paralelo de: un NMOS controlado por B. 5.TEMA 5: Circuitos digitales Fig. A=1 y a la vez. Este análisis define para PDN la conexión serie de un NMOS controlado por A. Para la activación de PUN. La red PUN se puede deducir de la misma manera: Y será igual a uno siempre que A=0. (b) NAND CMOS de dos entradas. Puertas CMOS complejas A partir de este método se puede sintetizar cualquier función combinacional más compleja. en paralelo con un el conjunto serie de un PMOS controlado por B y el paralelolo de dos PMOS controlados por C y D.

5. Realización CMOS de una puerta compleja. Ejemplo: realizar una puerta XOR con circuitos CMOS. pero nunca controlado por las entradas. En circuitos CMOS estos parámetros se degradan notablemente cuando el número de entradas se incrementa mucho. La concepción de PDN es idéntica que para el caso CMOS visto en el apartado anterior. mientras que el elemento de carga puede ser un transistor PMOS o NMOS conectado en diferentes configuraciones.17.TEMA 5: Circuitos digitales en la Fig. los pseudo-NMOS pueden aportar alguna ventaja en situaciones especificas en las que área y velocidad sean determinantes. 5. Fig. debido a la necesidad de incrementar en dos transistores por cada entrada nueva del circuito. 5.2. En ella solo aparece un transistor NMOS (PDN para varias excitaciones) conectada a las entradas. A pesar que mayoritariamente hoy en día se emplean los circuitos CMOS. Fig.18. La estructura básica del inversor pseudo-NMOS se muestra en la Fig.18. cuando las limitaciones tecnológicas impedian fabricar simultáneamente transistores NMOS y PMOS. 5.17.4: Circuitos Lógicos Pseudo-NMOS Los circuitos lógicos NMOS surgieron con anterioridad a los CMOS. 5. Estructura de una puerta pseudo NMOS 5-17 .

Fig. Compuertas lógicas realizads con transistores de paso: (a) Y = A. 5-18 . conectando los nudos de entrada y salida.20. Puertas NOR y NAND de cuatro entradas pseudo-NMOS. 5.C.B. El resultado es simple y práctico.2. Puede apreciarse en la Fig. 5. Se conoce con el nombre de lógica PTL (Pass Transistor Logic) o lógica de puertas de transmisión. o por ambos a la vez.TEMA 5: Circuitos digitales La degradación del nivel de cero lógico hace que el consumo de potencia estática se incremente en este tipo de realizaciones. (b) Y = A(B+C). (a) NMOS y (b) CMOS.20.21. Realización NMOS y CMOS de compuertas lógicas utilizando transistores de paso: Y = A. Diseño de decodificadores de dirección en chips de memoria o memorias de solo lectura. Los conmutadores pueden ser realizados por transistores NMOS o PMOS. 5. Fig.19. 5.5: Circuitos lógicos de transistor de paso Se pueden realizar implementaciones de funciones lógicas mediante la combinación serie y paralelo de conmutadores controlados por variables lógicas de entrada.C. si se trata de puertas CMOS. 5. Fig. por ello deben usarse en aplicaciones en las que la salida este la mayor parte del tiempo en estado alto.

23. El efecto de degradación del uno lógo puede resolverse mediante técnicas de circuito.B no tiene garantizado el correcto establecimiento en del nivel bajo. 5.22. 5. añadiendo una camino a tierra. Sin embargo.B. Fig. El circuito de la Fig. 5. Y=A.TEMA 5: Circuitos digitales La lógica PTL exige que todos los nudos del circuito tengan un camino de baja impedancia a tierra y VDD para garantizar el correcto establecimiento de los niveles lógicos. Circuito PTL con transistores NMOS. aparece un posible circuito en el que Y=A. durante el proceso de descarga no ocurre este efecto debido a que el canal siempre esta creado (b). En la Fig. 5. (a) Circuito con puertas de trasmisión y problemas de establecimiento del nivel bajo (b) solución. Puertas de transmisión con transistores NMOS: Fig.22 (b) lo resuelve. 5. En la Fig. 5-19 . En esa situación el canal del NMOS se vacia y vO no se carga más. El proceso de carga se ve degradado como consecuencia del corte del transistor NMOS al alcanzar la tensión VDD-Vt en la salida.22.23 se muestran los transitorio de carga y descarga del uno y cero lógico en un circuito PTL NMOS.

24. que permite un perfecta transmisión de los niveles lógicos en ambos sentidos. Necesitan de una señal de reloj que actue con una determinada frecuencia mínima. (c) Puertas AND/NAND. las señales de control han de estar presente en doble-rail. Realización CMOS de circuitos PTL. 5.TEMA 5: Circuitos digitales Puertas de transmisión con transistores CMOS: Fig.6: Lógica dinámica Se trata de circuitos lógicos en los que la carga eléctrica queda almacenada (atrapada) en determinados nudos internos (nudos de impedancia infinita). 5. 5. conectados en paralelo. Fig. Principio de operación: Los circuitos dinámicos se componen de una red de polarización 5-20 . En la Fig. en forma negada y no negada. Estos nudos han de ser refrescados con periodicidad para reponer las pérdidas originadas por las fugas de carga. 5. Fig. (a) Multiplexor 2:1 (b) Función XOR. Como contrapartida.25. Cada conmutador controlado por tensión se compone de dos transistores: uno NMOS y otro PMOS.25 pueden verse varios ejemplos:.24. es decir. 5. Suponen una solución tecnológica a la realización de PTLs que no degrada los niveles lógicos.2.

En este circuito se advierte como durante la fase de precarga. con la Lógica Dominó. y el nudo de salida se coloca la tensión VDD. Consideremos A=1. Fig. Ocurre cuando conectamos compuertas en serie. Este problema puede resolverse mediante la modificación de esto circuitos. Fig. Durante la fase de evaluación. decimos que estamos en la fase de precarga. Si φ se activa. Mientras φ está en nivel bajo. tal como se ilustra en la Fig. a medida que se aproxima al valor de su tensión umbral. de manera que su valor final se alejará significativamente de VDD. Decimos que nos encontramos en la fase de evaluación. CL2 habrá perdido carga (descargado) en tanto no se alcance este valor.27. (c) Función lógica. 5. controlados por una señal de reloj.TEMA 5: Circuitos digitales de nivel bajo (PDN) diseñada para realizar una operación lógica. B y C del circuito. Qn conducirá y la salida se modificará o no. la señal Y1 tiende a cero desde VDD. Problema: Conexión en cascada de compuertas lógicas dinámicas. 5. descargardo CL1. (a) Estructura básica de circuitos NMOS dinámicos. Esto provoca que Q2 (NMOS) tienda a cortarse. ya que se trata de etapas inversoras. y de dos transistores Qn y Qp.27. Las señales correctas serían Y1=0 e Y2=1.26. La capacidad CL es la capacidad total de nudo de salida. φ. (b) Reloj. Sin embargo. dependiendo de las entradas A. haciendo irreversible la recuperación del nivel lógico del uno. 5. Su principio de operación es el mismo que el de las puertas lógicas 5-21 . Lógica Domino Constituye una alternativa a la diseño lógico con puertas dinámicas que permite su conexión en cascada. Conexión en cascada de dos puertas lógicas dinámicas. ambos nudos de salida se colocan a la tensión VDD como consecuencia d ela activación de Qp1 y Qp2.

Fig. (b) Conexión serie (b) Señales de excitación y salida. Por contra. con elevada velocidad (grandes corrientes) para atacar elevadas cargas capacitivas en tiempos reducidos. (a) estructura. Inversores BiCMOS.28. alta impedancia de entrada y grandes márgenes de ruido de los CMOS. La idea es desacoplar la salida de la primera etapa con la entrada de la segunda. También resulta una tecnologia apta para la realización de funciones analógicas.28). la necesidad de realizar mayor número de máscaras durante el proceso de fabricación hace que estas tecnologias sean más caras. 5-22 . 5.29.7: Familia BiCMOS Combina circuitos con transistores bipolares y CMOS para la realización de circuitos lógicos digitales en un mismo chip. Lógica dominó. 5. El inversor BiCMOS Posee una etapa de entrada CMOS (QP y QN) gobernada por la señal vI y una etapa de Fig. pero añade un inversor CMOS estático a la salida (Fig. haciéndolas a la vez complatibles con el proceso de precarga. 5.2. 5. El objetivo final es incorporar las ventajas de cada dispositivo en uno solo: bajo consumo de potencia.TEMA 5: Circuitos digitales dinámicas.

5. 5. El circuito dela Fig. RAM estáticas y matrices de puertas [alvarez 1993].3: Circuitos Lógicos Secuenciales Los circuitos lógicos secuenciales se definen como aquellos circuito lógicos que incorporan memoria. Para realizar un circuito con memoria. reduciendo a su vez la disipación de potencia estática.30. Se utilizan en la realización de microporocesadores. .29(c) muestra una verión mejorada del inversor BiCMOS. No obstante.Realimentación positiva. Compuertas lógicas BiCMOS Su concepción es similar a la de una CMOS o NMOS en lo que se refiere a la parte MOS. Requieren de una señal de reloj para la sincronización de su operación. Por lo tanto. Cuando Qp esta activo (nivel bajo de la entrada) el transistor Q1 conduce una corriente elevada. derivando hacia circuitos denominados Biestables.Mediante un condensador cargado (1) o descargado (0). el valor de su salida depende del valor presente de la entrada. Mientras tato Q2 permanece cortado ya que su base no conduce al estar QN off. y en consecuencia de los márgenes de ruido.TEMA 5: Circuitos digitales salida compuesta por transistores bipolares (Q1. necesario para mantener en activa a Q2. En este caso la salida solo llega hasta vBE voltios. solo llega al valor VDD-VBE(on) (salida tipo totem-pole). Para evitar su descarga como 5-23 . podemos deducir que se produce una degradación de los niveles lógicos. Fig. capaces de guardar un bit de información durante un tiempo indefinido: circuito secuencial estático. La parte bipolar funciona como etapa de salida. en la que se han incorporado dos resistencias R1 y R2 que permiten aproximar los niveles lógicos a VDD y tierra respectivamente. y de sus valores previos. 5. es decir.Q2). La evolución es similar para una entrada alta. haciendo que la salida tienda a alcanzar la tensión VDD. Puerta NAND BiCMOS. se puede recurrir a dos métodos: .

Es necesario. La solución gráfica se puede obtener superponiendo la señal de salida vZ y la recta vZ=vW que se obtendría si cerraramos el lazo. Su composición y tabla de verdad se muetran en la Fig. tendrá un nivel bajo o alto respectivamente. la salida almacena indefinidamente el estado que posee. 5. junto con el mecanismo de disparo se denomina flip-flop. por tanto. Denominado así por trabajar a modo de set/reset. y los puntos A y C estables. rompiendo el lazo de realimentación. Está compuesto por dos puertas NOR de dos entradas realimentadas. Si el sistema no recibe ninguna excitación. en cuyo caso. salida del otro inversor. inestable. Además. El punto B. permanerá indefinidamente en el estado presente. y atacando con una señal vW. por lo que este circuito nos suministra simultáneamente la salida y su complemento. El circuito tiende a estar siempre en uno de los estados estables (A o C) evitando el inestable (B que tiende a abandonar). La segunda entrada de cada puerta NOR nos sirve como entrada de disparo (R y S). El flip-flop puede estar iniciado (S=1.3.TEMA 5: Circuitos digitales consecuencia de las corrientes de fugas.32.1: Circuitos Biestables Se trata de elementos de memoria básicos. R=0) cuando la salida es Q=1. 5. R=1) si es Q=0. tratándose de una memoria dinámica o de circuitos secuenciales dinámicos. Biestable. El circuito biestable. Existen tres puntos solución del sistema o de equilibrio. se compone de dos inversores lógicos realimentados.2: Flip-flop RS CMOS Se trata del flip-flop mas simple que se conoce. en función del nivel de vZ (alto o bajo) la señal vX. Fig. 5. 5. Vamos a esudiar este tipo de circuitos a continuación. La combinación R=S=1 esta prohibida y 5-24 . como se ilustra en la Fig. o en estado de memoria (R=S=0). es necesario regenerar o refrescar la mamoria.31. idear una manera de “disparar” el biestable para modificar su estado. reseteado (S=0. 5.3. En su versión mas simple. Su funcionamiento se puede deducir a partir del funcionamiento de un inversor simple.31.

Para que estos cambios ocurran. Circuito CMOS RS La implementación CMOS de un biestable RS puede obtenerse directamente a partir de los apartados anteriores. y algunas de las señales R o S esten altas.TEMA 5: Circuitos digitales no se utiliza. Flip-flop RS CMOS. deberán de cumplirse algunas condiciones: 1: Las dimensiones de los transistores Q5 y Q6 han de ser lo suficientemente grandes para que la tensión vq se situe por debajo del umbral (VM) que reconoce el inversor (Q4. 5.33. Es posible también una implementación alternativa con puertas NAND de dos entradas. Se puede encontrar una versión simplificada en la que las entradas R y S estan en serie con la señal de reloj. Solo ocurrirán cambios de estado en las situaciones en las que φ=1. encargada de sincronizar los cambios de operación del flip-flop. Un circuito alternativo con puertas de transmisión se utiliza habitualmente en celdas básicas de memoria estáticas.32. de acceso aleatorio (SRAM). Así aparecen en al Fig. utilizando dos inversores acoplados. Ancho de pulso mínimo.Q3) como cero lógico. 5. Flip-flop RS con puertas NOR.33. 5-25 . Fig. 5. 2: las señales de set (reset) deberán de estar altas un tiempo suficientemente grande como para que la realimentación se haga cargo del proceso de conmutación. φ. Fig.

TEMA 5: Circuitos digitales Fig. Es importante que las dos fases de del reloj (negada y no negada) no sean uno simultáneamenta. 5. el circuito está en estado de memoria o reposo. Si el reloj pasa a estado alto. por lo que el lazo se cierra sobre uno de los puntos estable (A o C). la salida Q es igual a la entrada (dos veces invertida).34. Se dice que han de ser no-solapadas. Si el reloj está bajo. Se conoce con el nombre disparo por flanco positivo. La implementación muestra como. 5.3. Además. Así. De este modo. A la vez. Flip-flop RS CMOS con puertas de transmisión. La entrada D se conecta al flip-flop a través de un interruptor activado por el nivel alto del reloj. Mas concretamente. Exactamente coincidiendo con el valor de D antes del flanco de bajada. dos salidas complementarias. Circuito flip-flop D.35. cuando el reloj esta alto. 5. D. Fig. la señal de salida Q varía con D. el lazo se ha abierto.3: Flip-flop D CMOS Representa una alternativa simple para la realización de flip-flops. Tiene una entrada de datos. la señal de control cierra o abre el lazo de realimentación positiva. Si conectamos en cascada varias etapas de flip-flop D tenemos una variación continuada de la salida que puede provocar 5-26 . se cierra el lazo y la señal Q se conecta a la entrada de G1. Un problema inherente a este tipo de realizaciones es que mientras se esta cargando la entrada D en el nudo de entrada. el lazo se cierra cuando el reloj se encuentra a un nivel bajo. en este caso. la salida adquiere el estado que poseía en la entrada D justo antes del disparo de reloj. Cuando se baja el reloj a 0. la entarda D se conecta al primer inversor y se almacena en la capacidad de dicho nudo. y otra de reloj. que ha de ser la misma.

36. Existen otros tipos de circuito mulivibradores: monoestable y astable. Se comporta como un oscilador de periodoT=T1 + T2.3. Configuración Master-Slave.TEMA 5: Circuitos digitales cambios no deseados sobre la siguiente etapa. 5. osciladores El biestable es un circuito multivibrador con dos estados estables. pudiendo permanecer en él un tiempo determinado. y otro casi estable. Fig.36. Puede ser utilizado como generador de pulsos periodicos. tal omo se ilustra en la Fig. 5.4: Circuitos multivibradores: monoestables. El multivibrador monoestable posee un estado estable. Circuito monoestable. sino dos estados casi estables. en los que tiende a permanecer durante intervalos de tiempo T1 y T2. Fig. La solución para ello es la configuración masterslave (maestro-esclavo) en la que las señales de reloj de etapas sucesivas etan compuestas por señales de reloj no solapadas. El multivibrador astable no tiene estados estables. en el que puede permanecer indefinidamente. al cual puede ser conducido. 5. 5. Este hecho hace que pueda ser utilizado como generador de pulsos de una deteminada duración. 5-27 . T.37. astables.

40.39. 5-28 . y se puede controlar por diseño. La anchura del mismo dependerá de la constante de tiempo impuesta por el circuito RC. Circuito monoestable: formas de onda.40.38. En la Fig.39. Circuito astable.TEMA 5: Circuitos digitales Circuito CMOS monoestable Se muestra una realización CMOS de un circuito vibrador monoestable. 5. la señal de salida oscia indefinidamente con un periodo de oscilación T dependiente del producto RC. 5. Circuito monoestable. la señal vI de entrada suministra el flanco de subida para el comienzo del pulso. Fig. Fig. Fig. 5. 5. Circuito CMOS astable En el circuito astable de la Fig. 5. Formas de onda relacionadas.

La salida del último inversor se conecta a la entrada del primero. 5. y se definen como aquellas memorias en las que el tiempo requerido para acceder (guardar o leer) a ellas es independiente de su localización física.TEMA 5: Circuitos digitales Circuito oscilador de anillo La realización de un oscilador de anillo se puede obtener a partir de un número impar de inversores conectados en serie y convenientemente realimnentados.Memoria principal.4: Memorias semiconductoras 5. . Suele ser de acceso aleatorio (Random Acces Memory. sobre la que se ejecutan la mayoría de instrucciones o programas.1: Tipos y arquitecturas Los ordenadores y gran mayoría de equipos electrónicos requieren de elementos de memoria para guardar datos y/o instrucciones de programa. En ellas los datos estan solo disponibles en la secuencia u orden en la que 5-29 . salvo un retraso.4. 5. De este modo. También conocidas como memorias serie o secuenciales. generalmente de acceso rápido. RAM). Podemos encontrar básicamente dos tipos: . El periodo de oscilación dependerá de los tiempos de propagación de los inversores y puede ser controlado por diseño del inversor y con el número de los mismos colocados en serie.41. Oscilador de anillo. En la Fig.41 se muestra un oscilador de anillo de formado por tres inversores en serie. Fig. El tipo de memoria puede ser diferente dependiendo del uso y tiempos de acceso requeridos. 5. el inversor de la entrada verá siempre una tensión en su entrada compatible con la salida que posee en ese momento. y generalmente corto.Memoria de almacenamiento masivo.

. cuya dirección de M bits se aplica a la entrada del decodificador... Para activar cada una de las líneas de palabra se utiliza un decodificador de filas. Así. Desde los circuitos originales que permitían 1K bit de capacidad de almacenamiento en 1970.AM+N-1 y hace que la señal aparezca en lalinea de datos (I/O) del chip. .2V. Esta señal será. Se utilizan generalmente para guardar programas que no se usan mucho (SSOO). 5-30 . Las memorias semiconductoras poseen estructuras regulares y compactas que las hacen ideales para ser implementadas con tecnologías de circuitos integrados de alta escala de integración (VLSI). La organización del conjunto de celdas de memoria se suele realizar en forma de matriz cuadrada. AM-1. se han venido multiplicado por 4 cada tres años aproximadamente. Una celda se selecciona para leer o escribir en ella seleccionando su línea de palabra y su línea de bits. las velocidades de lectura y escritura son comparables y se suelen utilizar en las computadoras para almacenar datos y programas. Por ejemplo. el tiempo de acceso a ella dependerá del lugar que ocupe en ella. y superando. La parte central de un bit de memoria esta compuesta por celda en las que se guardan los bits.... . cada celda de la matrix se conecta a una de las 2M lineas de fila.1 a 0. hasta los actuales de 256M bits por chip comercial. generalmente de 0. La linea seleccionada experimenta un incremento en su tensión.TEMA 5: Circuitos digitales originalmente se guardaron.2: Organización del chip de memoria En la Fig.. Esta señal es detectada por la línea de columna L y se sensa a través de un amplificador sensor.. Suelen contener el SSOO de la computadora.. que se ocupa de seleccionar la señal particular cuya dirección de N-bits se aplicó a la dirección del decodificador AM. celdas de memoria. con 2M filas y 2N columnas. 5.4. ROM) permiten leer información a elevada velocidad. También se pueden clasificar como memorias de lectura/escritura (R/W) o de solo lectura (W). en algunos casos. En las memorias de R/W. y por tanto. A0 . pero limitan la función de escritura. y a una de las 2M líneas de columnas. 5.VDD]. la entrada del decodificador de columnas. conocidas como líneas de palabras. que se ocupa de regenerar la señal a los niveles lógicos [0. junto con las demás celdas en la misma fila selecionada. el Gigabit.42 se muestra la arquitectura de un chip de memoria de que tiene 64M bits. Se trata de circuitos electrónicos con capacidad para almacenar un bit. circuito combinacional que selecciona la linea de palabra particular. llamadas líneas de digitos o líneas de bits. Las memorias de solo lectura (Read Only Memory. para una capacidad total de almacenamiento de 2M+N bits (1Mbit = 1024 bits filas x 1024 bits columnas).

debiendo ser lo menor posible. El ciclo de memoria es el tiempo mínimo permitido entre dos operaciones de lectura/escritura consecutivas. y las segundas necesitan de refresco periodico de la carga en los condensadores. El bit de datos se establece en la linea I/O.4. Se selecciona la celda en la que se va a guardar mediante los codigos de filas y columnas. Existe dos tipos: RAM estáticas (SRAM). Organización de un chip de memoria. y dinámicas (DRAM). mientras exista alimentación. la simplicidad ha de premiar en su concepción. basadas en flip-flops. 5-31 . Son más densas que las estáticas. basadas en el almacenamiento de carga en un condensador. Por tanto.4. También la disipación de potencia por celda ha de ser lo menor posible. 5.4: Celdas de memoria CMOS RAM (estática y dinámica) Las celdas de almacenamienco ocupan la mayor parte de un chip de memoria. Se dice que son volátiles. Fig. Las memorias MOS poseen tienpos de acceso que van de nano a cientos de nanosegundos. Las primeros conservan los datos indefinidamente. El amplificador-sensor permite escribir la señal aplicada a la celda seleccionada.42. 5.TEMA 5: Circuitos digitales Para la escritura se procede de forma similar. Amplificadores y decodificadores se estudiaran en el tema. Cada una de ella guarda un bit y su tamaño es determinante para la estimación del área total del chip.3: Temporización Tiempo de acceso es el intervalo de tiempo que transcurre desde el comienzo de una operación de lectura y hasta la aparición de los datos en la salida. 5.

La señal de control en la línea de palabra ha de ser la adecuada (vW).2V. Como paso previo a la lectura. Al contrario.44. las señales en B y B se cargan a un voltage intermedio (VDD/2) mediante un circuito de precarga (ver después). En conclusión. Se trata de un flip-flop. 5. tiende a incrementarse en +0. Fig. La tensión del nudo Q será VDD y la de Q 0V. efecto que detecta el amplificador de salida que se encarga de regenerar este valor al reconocido como 1 lógico: VDD. Proceso de lectura en una celda de memoria SRAM. La operación de lectura ha de hacerse garantizando la estabilidad de los estados almacenados. las memorias ROM suelen ser no-volátiles. es decir.43 se muestra un celda RAM estática CMOS (vista anteriormente). (Ejemplo) Fig. Operación de lectura: Supongamos que la celda guarda un uno (Q=1) y deseamos leer ese dato. tendiendo a decrementar la tensión de la línea B. En la Fig. Operación de escritura: Supongamos que la celda guarda un 1 (vQ=VDD) y queremos escribir un cero (vQ=0V). la tensión diferencial vista desde vB respecto de vB. de forma nodestructiva. Es necesario establecer en B la tensión de 0V y en B VDD. tendiendo a incrementar la tensión de la línea B. compuesto por dos inversores y dos transistores de acceso (Q5 y Q6). establecer ese 1 en la línea de datos. mientras que Q6 hace lo propio en CB. 5.TEMA 5: Circuitos digitales ya que pierden la información si se interrumpe la alimentación. En esta situación. 5. el condensador 5-32 . Al ser seleccionada la línea de palabras (vW=VDD) Q5 y Q6 conducen produciendo el siguiente efecto: Q5 injecta carga en vQ. Celda de memoria CMOS estática.43.

de manera que si VDD/2 es el umbral de transición de alto a bajo y viceversa. La operación de lectura se realiza activando la línea de palabra correspondiente y precargando la linea de bit a VDD/2. El límite VDD/2 viene inpuesto por el biestable. 0 voltios. Para la escritura. por lo que no condicionan su operación. 5. Fig. La tensión en CA guarda la información del bit almacenado. llevando la salida a vQ a VDD. mientras que para la escritura. el condensador CA acabará cargándose a la tensión VDD-Vtn. Un uno significa una tensión almacenada de (VDD-Vtn) y un cero. cuando se alcance este valor ya no seguirá el proceso de carga de la Fig. mientras que CQ a decrementarla hacia VDD/ 2.44(b) y comenzará a trabajar la realimentación positiva del biestable. que son detectados por el amplificador sensor de salida para regenerar los nieles lógicos (análisis del ejemplo). compuesta por un NMOS de acceso y un condensador. Normalmente. Normalmente CB>>CA. las capacidades CQ y CQ son mucho más pequeñas. lo hará a cero. Si es VDD. 5. La carga inicial del condensador CA y CB se redistribuye para alcanzar un nuevo valor que dependerá del estado inicial: cero o uno. debido a que se han de cargar las capacidades de las líneas B y B. los procesos de refresco ocupan un 98% del tiempo de actividad de un chip de memoria. 5. Proceso de escritura en una celda de memoria SRAM. Si es un cero. 5-33 . El tiempo de acceso (R/W) viene dominado por el retraso en la lectura.46 es muy popular en la industria: celda de un transistor. La celda dinámica de la Fig. y la diferencia entre las dos tensiones posible en vB suele ser de unas cuantas decenas de milivoltios. El NMOS tiene la puerta conectada a la línea de palabra y la fuente a la de bits.TEMA 5: Circuitos digitales parásito vQ tiende a elevar su tensión hacia VDD/2. dependiendo del nivel a escribir. El punto de partida para la tensión vB es 0 o VDD voltios. Las fugas de carga en el condensador obligan a refrescar dicha tensión cada 5 a 10 ms.45. el funcionamiento es similar.

5: Amplificadores de salida Son fundamentales en la operación de las celdas DRAM y mejoran notablemente la velocidad y área de las SRAM. 5. 5.VDD) dependiendo del bit leido. Son conocidos con el nombre de circuitos periféricos de memoria. A continuación analizamos uno basado en la realimentación positiva. Q5 y Q6 actuan como interruptores de habilitación. y el amplificador debe regenerar los niveles lógicos correspondientes (0. Fig. 5. Las tensiones a amplificar a la salida de las celdas de memoria estarán en el rango de los mV (30 a 500).TEMA 5: Circuitos digitales Fig.B).47.4.y) estan conectadas a las líneas de datos (B. Circuitos de amplificación y precarga. 5. El circuito de precarga y ecualización debe establecer la misma tensión VDD/2 en las lineas de datos vB y vB.47. Las entradas/salidas del amplificador (x. El amplificador solo evalua la diferencia entre vB y vB cuando φs se activa. Esto permite reducir el consumo de potencia.46. que puede llegar a ser elevado ya que existe un amplificador por linea de datos. que se muestra en la parte central de la Fig. Este hecho 5-34 . Celda de memoria DRAM.

A1 y A2. Operación diferencial en celdas DRAM Fig. no se necesita transistor de evaluación. A0.9) Si consideramos una puerta NOR de tres entradas.4. 3) Se activa el amplificador mediante φs. para este circuito. colocando todas la filala a la tensión VDD. Cada línea de fila tiene un transistor PMOS que se activa durante la fase de precarga (φp). 5. 5.6: Decodificadores de dirección (filas y columnas) Los decodificadores de dirección tienen por misión seleccionar una de la filas. Es necesario recalcar que. pués cualquier diferencia entre estas tensiones podría ser interpretada por el amplificador como un indicativo de cero o uno. existen 8 líneas de palabras W0. Se utiliza lógica dinámica. Para M=3. los terminales de entrada y salida son los mismos. Esto quiere decir que seleccionar la línea W0 significa establecer a la salida del decodificador: W0 = A0 + A1 + A2 (5.. Como todas la entradas se suponen que aun estan bajas. Usualmente se toma como alta la línea cuando A0=0 (trabajamos con lógica complementada). que usaba fases de precarga y evaluación). En la Fig. las lineas de datos. 5.49 se muestra una matriz de puertas que realiza la función de control de la línea de palabras para tres bits. Amplificador diferencial en celdas DRAM. entre las 2M palabras como respuesta a una entrada de dirección de M bits. la salida estará a uno cuando las tres entradas esten a cero (negadas en su selección).TEMA 5: Circuitos digitales es crítico. . de forma que las líneas de bit regeneren los niveles lógicos adecuados. para una lectura: 1) se precargan las linea B y B a VDD/2.48. W7. . La operación 5-35 . En consecuencia. 2) Se activa la línea de palabra alta y se evalua la tensión en vB y vB.

49. Si el número de entradas es grande. multiplexen las líneas de bits en una sola línea de datos I/O. La tensión de cada fila permanecerá sin descargar en tanto se respeten los niveles bajos de sus entradas de control (lógica negada). Decodificador de columnas. Se conoce como decodificador NOR y no disipa energía estática.TEMA 5: Circuitos digitales de decofidificación comienza cuando se aplican los bits de palabra y sus complementos. la que representa a la palabra seleccionada. Decodificador NOR. 5. activados uno solo cada vez.50. Una estructura alternativa es el decodificador de árbol. Para realizar un decodificador de direcciones de bits se puede emplear el decodificador NOR más un conjunto de 2N interruptores o transistores de paso que. 5. incrementa mucho la resistencia en el camino de la señal y se vuelve ineficiente. De esta manera. Fig. solo una de las líneas acabará permaneciendo a la tensión VDD. Fig. 5-36 .

5. lo cual hace que deban ser optimizados (sistema de precarga). Memoria ROM con transistores NMOS. Las memorias son no-volátiles.4. el transistor NMOS no existe.52. 5-37 . Decodificador de arbol. Si hay que guardar un uno en una celda.51. Si hay que guarrdar un cero. instrucciones de programa del sistema operativo. de modo que mantienen la información almacenada inclusive después interrumpir la fuente de alimentación. habrá un NMOS. cuyas puertas están conectadas a las líneas de palabres (8) y en la que cada línea de bit (4) se conecta a la alimentación (VDD) a través de un transistor PMOS (lógica pseudo NMOS). 5. en los microprocesadores.TEMA 5: Circuitos digitales Fig. Tiene un consumo de potencia estática no nulo. Memoria ROM MOS Consiste en una matriz de transistores MOS de canal N.7: Memorias CMOS ROM: PROM y EPROM Las memorias de solo lectura contienen patrones fijos de datos y se utilizan normalmente para almacenar. 5. Fig.

ROM Programables (PROM y EPROM) Las PROM son memorias ROM programables por el usuario. (b) Proceso de grabación. (c) Señales de puerta-fuente ántes y después de la grabación. es posible introducir carga en la puerta flotante y modificar su estado (de programada a cero a programada a uno). A pesar de ello. 5. (a) (b) (c) Fig.53 se muestra un MOS especial utilizado para tal efecto. 5-38 . el proceso de grabación es costoso en tiempo y no debe ser utilizado mas que de vez en cuando. a través de componentes especiales como fusibles de conexión que se pueden personalizar.TEMA 5: Circuitos digitales Las memorias ROM así concebidas han de ser personalizadas o grabadas antes de la fabricación sobre silicio. Se denomina transitor de puerta flotante. (a) estructura. 5. En la Fig. ya que el proceso físico de gabación no es irreversible. al tener la puerta sin conectar (flotante). Mediante la aplicación de una tensión muy elevada en la puerta. Para poder grabar la información con posterioridad se puede recurrir a procesos de programación por máscaras utilizando una de las mascaras para este objetivo. Para borrar la EPROM.53. se aplica luz ultravioleta que elimina la carga de la puerta flotante. Transistor MOS de puerta flotante. una sola vez. Existen sin embargo PROM que pueden borrarse y programarse más de una vez.

[GHAU87] Ghausi. Hodges and H. [RABA96] J.S. 5-39 . 1987. Rabaey: Digital Integrated Circuits.TEMA 5: Circuitos digitales 5.5 Bibliografía [SEDR91] A. Quinta Edicion.: “Circuitos electrónicos discretos e integrados”. M. [SCHI93] Schilling. D.: “Circuitos electrónicos discretos e integrados”. 1988. McGraw Hill. 1996. Sedra and K. and Belove. C. Smith: “Circutos Microelectronicos”. Jackson: Analysis and Design of Digital Integrated Circuits. S. Nueva editorial Interamericana. 1993. 2006. G. McGraw Hill. McGraw-Hill. a design prespective. 3a edición. [HODG88] D. Prentice-Hall. M.L.

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