TEMA 5: Circuitos digitales

Tema 5: Circuitos Digitales
INDICE 5.1 Introducción ................................................................................................... 5-2

5.1.1 Circuitos digitales. Familias lógicas ........................................................... 5-2 5.1.2 Caracterización de circuitos lógicos .......................................................... 5-3 5.2 Familias lógicas básicas. Lógica combinacional..................................................5-8 5.2.1 TTL ........................................................................................................ 5.2.2 ECL ....................................................................................................... 5.2.3 CMOS .................................................................................................... 5.2.4 Pseudo-NMOS ....................................................................................... 5.2.5 Lógica de transistores de paso ............................................................... 5.2.6 Lógica dinámica ................................................................................... 5.2.7 BiCMOS ............................................................................................... 5.3 Circuitos lógicos secuenciales ....................................................................... 5.3.1 Circuitos biestables................................................................................. 5.3.3 Flip-flop D. Master-slave ......................................................................... 5-8 5-11 5-14 5-17 5-18 5-20 5-22 5-23 5-24 5-26

5.3.2 Flip-flop SR CMOS. Topologías alternativas ........................................... 5-24 5.3.4 Circuitos multivibradores: Monoestable, astable, osciladores .....................5-27 5.4 Memorias semiconductoras............................................................................... 5-29 5.4.1 Tipos y arquitecturas.................................................................................. 5-29 5.4.2 Organización del chip de memoria............................................................... 5-30 5.4.3 Temporización .......................................................................................... 5-31 5.4.4 Celdas de memoria CMOS RAM (estática y dinámica)............................. 5-31 5.4.5 Amplificadores de salida......................................................................... 5-34 5.4.6 Decodificadores de dirección (filas y columnas)..........................................5-35 5.4.7 Memorias CMOS ROM: PROM y EPROM ............................................ 5-37 5.5 Bibliografía ........................................................................................................5-39

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5.1 Introducción
5.1.1. Cicuitos digitales. Familias lógicas
Se denomina familia lógica, al conjunto de circuitos integrados que son fabricados utilizando una puerta básica determinada. Las características esenciales de cada farmilia lógica son: 1) todos los circuitos de una misma familia poseen propiedades eléctricas y temporales similares, es decir, los mismos parámetros de conmutación. Como consecuencia de esto último, 2) todos los circuitos de una misma familia se pueden conectar entre sí directamente. Para conectar puertas de diferentes familias normalmente hay que utilizar circuitos especiales o etapas de interfase. En función del tipo de transistor utilizado para realizar las puertas, hay dos grandes grupos de familias: - Familias bipolares: Utilizan como base el BJT (Familias TTL, ECL, etc.). - Familias MOS: Utilizan el transistor MOS (Familias NMOS, CMOS, etc.). Además, dentro de cada familia, existen subfamilias que tienen características especiales para mejorar determinados comportamientos específicos necesarios en aplicaciones particulares. Por tanto, a la hora de hacer un diseño habrá que elegir aquella familia y subfamilia que mejor cumpla los requerimientos del mismo, en base a flexibilidad lógica, velocidad de operación, catálogo de funciones lógicas disponibles, ruido, temperatura de operación, consumo de potencia, tensión de alimentación, área y coste final. Otras familias, como la BiCMOS o ArGa, pueden tener interés en contextos muy restringidos y solo los mencionaremos puntualmente. Daremos a continuación unas breves pinceladas sobre la implantación actual de las tecnologías indicadas en la Fig. 5.1, y de sus ventajas e inconvenientes. Posteriormentre, en el resto del tema se analizarán circuitos digitales realizados con cada una de ellas. Las tecnologías CMOS son actualmente las que dominan el mercado de circuitos integrados (ICs) gracias a una serie de ventajas, entre las que sobresale un reducido consumo de potencia frente, no solo a tecnologías bipolaes, sino también a otras alternativas MOS. Básicamente, las tecnologías CMOS han triunfado gracias a varias propiedades: - Los circuitos lógicos CMOS disipan mucha menos potencia que las alternativas BJTs. Esto hace factible una mayor densidad de encapsulado dentro de un mismo chip, sin un incremento de la temperatura excesivo y controlado. - Poseen muy alta impedancia de entrada (puerta del MOS), que puede ser utilizada para el almacenamiento de carga temporalmente en circuitos lógicos de memoria. Inviable en circuitos bipolares.
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- Alta densidad de integración (dimensiones mínimas de hasta 60nm), lo que permite empaquetar en un mismo substrato un número muy elevado de funciones. Son las tecnologías CMOS las que han evolucionado desde unas pocas puertas por chip (SSI, baja escala de integración, menos de 10 puertas), hasta los de media escala (MSI, menos de 100 puertas) y de aquí hasta los circuitos VLSI y ULSI (Very and Ultra Large Scale of Integration) actuales que pueden llegar a contener hasta millones de puertas lógicas. Los circuitos CMOS son substituidos en algunas aplicaciones por las pseudo-NMOS (por analogia con la lógica NMOS) o por la lógica con transistores de paso. A veces, en aplicaciones que requieren elevada velocidad, con baja disipación de potencia, se utiliza la lógica CMOS dinámica. Los circuitos CMOS se usan asímismo en la fabricación de chips de memoria. Las familias lógicas bipolares son (TTL y ECL) poco utilizadas en la actualidad. A pesar de ello, la familia TTL (Transistor Transditor Logic) fue la primera que apareció con capacidad de resolver de forma completa un problema de diseño lógico. En la actualidad es incapaz de competir con la CMOS VLSI. Existen versiones optimizadas para baja alimentación, bajo consumo o elevada velocidad, pero poco utilizadas. Lo mismo le ocurre a la la familia ECL (Emiter Couple Logic), utilizada solo en aplicaciones de muy elevada velocidad de operación, a costa de incrementar notablemente el consumo de potencia y el coste en área de silicio. La familia BiCMOS combina alta velocidad con bajo consumo de potencia. Puede dar soluciones óptimas en algunas aplicaciones que justifiquen el uso de procesos tecnológicos complejos. La familia ArGa (Arseniuro de Galio) permite, a priori, velocidades de operación muy elevadas. No obstante, aún no ha madurado lo suficiente y resulta difícil de controlar tecnológicamente. Tecnologías de IC

Tr de an Pa sist so or es

C di MO ná S m ic a

L

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Fig. 5.1. Tecnologías de fabricación de circuitos Integrados (IC) Digitales.

5.1.2: Caracterización de un circuito lógico
Los circuitos digitales utilizan señales lógicas para el procesado de la información. Estas señales toman valores discretos (“0” y “1”), que son adimensionales y que cambian,
5-3

P N seu M do O S

C

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L

TT

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O

Parametros de conmutación dinámicos. Para ello se definen una serie de parámetros (denominados parámetros de conmutación) y variables adecuada que modelen el comportamiento de los circuitos digitales en función de su realización y permitan distinguirlos a unos de otros dependiendo de sus prestaciones. con el modelo lógico empleado en circuitos digitales. Producto potencia-retardo. Podemos definir tres grupos de parametros de comportamniento: . Se pueden dividir en los siguientes grupos: a) Tensiones de nivel bajo y alto. Por contra.TEMA 5: Circuitos digitales generalmente. . Parámetros de conmutación estáticos.Parametros energéticos. teniendo en cuenta naturaleza eléctrica de las estas señales. La caracterización de un circuito lógico supone relacionar las señales eléctricas. que evolucionan en el tiempo a una determinada velocidad. se componen de tensiones e intensidades. 5.Parametros de conmutación estáticos. las señales eléctricas que soportan físicamente a las digitales.vI). Se definen las tres regiones: 1) Región de entrada baja: vI < VIL 2) Región de transición: VIL < vI < VIH 3) Región de entrada alta: VIH < vI También se pueden definir los valores extremos y típico: 5-4 . Potencia estática y dinámica. reales. . regidos por un ciclo de reloj o máquina. vO VOH VOL VIL VIH vI Fig. Definiciones de los niveles lógicos a la entrada y la salida de una puerta lógica (inversor).2. Están relacionados con la característica de transferencia estática (DC) de una puerta lógica (tensión de salida vs tensión de entrada vO .

VOH.min > VIH.min: mínimo valor que es reconocido a la entrada como un uno lógico (pendiente -1).max NMH Incertidumbre NML VOL. VIL.tip: valor nominal del uno lógico.min: mínimo valor que es reconocido a la salida como un uno lógico.max < VIL. VIL. Establecen la sensibilidad de un circuito lógico al ruido eléctrico.max: máximo valor que es reconocido a la salida como un cero lógico. VIH. Condiciones: a) Región de incertidumbre estrecha. b) Rango de valores de entrada amplios. Margen de ruido del nivel ALTO: NMH = VOH. 5. Definición gráfica de los márgenes de ruido.min Margen de ruido del Nivel BAJO: NML = VIL.max 5-5 .min VIL. b) Tensiones umbrales. y ha de ser evitada.TEMA 5: Circuitos digitales VOH. VOL. VOL.max 0 Fig. Definen la región de incertidumbre o de transición. VOL.3.min .min c) Márgenes de ruido.min VDD vI vO VOH.max < vI < VIH. VOH.max .tip: valor nominal del cero lógico.VIH.mim VIH.max: máximo valor que es reconocido a la entrada como un cero lógico (pendiente -1).max VOH.

Tiempo de subida: tR . a) tiempos de transición. Parámetros de conmutación dinámicos. 5. Fan-out: Número máximo de puertas lógicas que puede atacar una dada. Ambos están relacionados con el mantenimiento de los niveles lógicos adecuados a la entrada y a la salida. Tiempos de subida y bajada. d) Fan-Iin y Fan-out. como consecuencia de una conmutación en la entrada: tPHL vI VL 50% tPHL vO tPLH VH 50% VL Fig. 5-6 . Fan-in: Número máximo de puertas lógicas que se pueden conectar a una dada sin degradar la operación lógica de esta última.Tiempo de bajada: tF vO 90% 10% Fig. 5.TEMA 5: Circuitos digitales Los márgenes de ruido han de ser lo más elevados posibles.Tiempo de propagación de nivel alto a bajo en la salida. tR VH tF VL b) tiempos de propagación.4. Caracterizan de diversas formas los retrasos en las transiciones de uno a cero y viceversa. la velocidad de los circuitos digitales. .Tiempo de propagación de nivel bajo a alto en la salida. . sin degradar su operación lógica. Tiempos de propagación de nivel bajo y alto. como consecuencia de una conmutación en la entrada: tPLH . es decir.5.

Una gestión óptima de la potencia ha de anular el consumo de potencia estática y reducir al máximo la dinámica.2) (5. Es una figura de mérito asociada a la cantidad de energía necesaria para llevar a cabo una transición de estado lógico.Tiempo de propagación: t PLH + t PHL t P = --------------------------2 Parámetros energéticos. 5-7 . Un valor bajo de DP implica una velocidad de conmutación elevada. Existen dos contibuciones a la potencia media consumida: Potencia estática: es la potencia media que consume el circuto mientras no se produce ningún cambio en las entradas/salidas o señales de reloj. Está relacionada con la la cantidad de energía que consume circuto para realizar adecuadamente la operación. La potencia media total es la suma de ambas.1) y se mide en Julios [J]. Se suele expresar como potencia media en un periodo de reloj (segundos). con un bajo consumo de potencia. Se asocia al consumo de energía de los niveles alto y bajo.TEMA 5: Circuitos digitales . Asociada a la potencia media se define el producto potencia-retardo.Tiempo de transición: tR + tF t T = -------------2 . Potencia dinámica (o de conmutación): es la potencia media que disipa la puerta lógica como consecuencia exclusiva de los proesos de conmutación o cambio de estado lógico.3) (5. Se define como. (uno y cero lógicos). DP = P media ⋅ t P (5.

En él se incluyen dos transistores Q1 y Q3. Para demostrar que este circuito funciona como un inversor suponemos las dos estados de entrada: a) Si vI = 1 (es decir. situando la base de Q1 a 0. vI=5V). Esto significa que la salida era igual a VCC (5V) y debe pasar a vCEsat (0. a) vI pasa de 0 a 1 lógico. debido a que la unión base-emisor conduce. b) Si vI = 0 (es decir. la unión base emisor de Q1.6. Por tanto la salida es VCE = 0. si la intensidad de base de Q1 tiene el valor suficientemente alto como para llevar a Q3 a saturación. Las intensidad de colector de Q1 es negativa e igual a la de base de Q3.2V que es un valor bajo salida. esta polarizada directamente. Inversor TTL básico. un uno lógico.2. Veremos cómo se comporta este circuito en los transitorios. Este estudio permite evaluar la velocidad de conmutación del inversor.1: Familia TTL (Transistor Transistor Logic) El inversor TTL básico se muestra en la Fig. es decir. 5. en concreto saturación. así como las propias capacidades internas del circuito. llega un momento en que ambas intensidades.2: Familias lógicas 5. VCC R RC vO vI Q1 Q3 Fig. La entrada al circuito es el emisor de Q1 y la salida por el colector de Q3.6. la evolución del circuito cuando las entradas conmutan de estado. vI=0. lo cual nos indica que este transistor está en activa inversa (ZAI).TEMA 5: Circuitos digitales 5. La salida se hace entonces igual a VCC o equivalentemente. iC1 e iB3 se anulan.2V). En este caso. La unión BE de Q1 está en polarización inversa y la BC en polarización directa.9V aproximadamente. 5. Es necesario para ello tener en cuanta la carga capacitativa CL a la salida del circuito que aparece como resultado del modelado las capacidades parásitas asociads a los posibles circuitos conectados a dicha salida. La intensidad de colector tiende a ser positiva.2V) . como la intensidad de base solo puede ser positiva. provocando el corte de Q3. haciendo que Q3 este en zona de condución. Sin embargo. o cero lógico. lo que es lo 5-8 .

5.7. la estructura TTL básica modifica su etapa de salida cambiando el pullup pasivo por uno activo Q4. (b) Transitorio de carga. el diodo es necesario para que Q4 se corte asegurando el buen funcionamiento del circuito. el condensador CL estaba cargado y se debe dercargar. b) vI pasa de 1 a 0 lógico. 5. En el circuito completo.8.6KΩ R3=130Ω Q4 D V1* Vi Q1 Q2 V1 Q3 Vo CL R4=1KΩ Fig. Para acelerarlo. Inversor TTL básico: (a) Transitorio de descarga.8). Etapa de salida totem-pole con carga capacitiva. 5. proceso que es costoso en tiempo. 5. como se muestra en la Fig.2V hasta 5V (0 hacia 1). Esto lo hace a través de Q3 como se muestra en la Fig.TEMA 5: Circuitos digitales mismo. Estas dos señales se obtienen mediante otra etapa con el transistur Q2 denominada divisor de fase. 5-9 . obteniéndose la etapa de salida en totem-pole que se muestra en la Fig. Estos procesos son muy lentos. VCC=5V R1=4KΩ R2=1. 5. hace que la carga de CL sea más rápida.8. Ahora la situación es la contraria y la tensión de salida ha de evolucionar desde un 0. debe cargarse. ahora descargado. por lo que el condensador.7b. Esto lo hace a través de Rc. 5. aunque tiene la desventaja de necesitar dos entradas a los transistores Q3 y Q4 (las señales V1 Y V1* en la Fig. VCC vO RC CL vO Q3 CL (a) (b) Fig. Esto. sobre todo la carga de CL a través de Rc.7a. que además implica llevar el transistor Q3 desde saturación a corte previamente.

10. En estas condiciones. Puerta NAND TTL básica. la unión BE conduce. la tensión en la base de Q1 es del orden de 0. Vamos a comprobar que cumple la función NAND.6KΩ R3=130Ω Q4 D vI1=VOH vI2=VOH Q1 Q2 Q3 vO R4=1KΩ Fig.9. Además con este estado de los transistores. Se observa en ella que el transistor de entrada es multiemisor. es decir.9 V insuficiente para hacer conducir a Q2 y Q3 que por tanto estarán cortados. En este caso. a) Si todas las entradas están a nivel alto. La puerta NOR TTL La puerta NOR TTL tiene la estructura que se muestra en la Fig. v C 2 = v CE 2 + v BE 3 = 0.4) y esa tensión no es suficiente para polarizar directamente a la unión BE de Q4 y al diodo por lo que esa rama está abierta y la salida es efectivamente un valor bajo.TEMA 5: Circuitos digitales La puerta NAND TTL básica La puerta NAND básica sigue la misma estructura que el inversor TTL. 5. y se muestra en la Fig. El funcionamiento es similar al de la puerta NAND. 5. 2 + 0. tanto a este transistor como a Q3 por lo que la salida es VCEsat de Q3 y por tanto un valor bajo. En este caso. tiene tantos emisores como entradas tenga la puerta.9. correspondiente dando lugar a una intensidad de base del transistor Ql procedente de VCC y que sale al exterior a través de la unión BE de este transistor (es por tanto una intensidad saliente). Esto lleva a saturación al transistor Q4 y la salida será un valor alto. VCC=5V R1=4KΩ R2=1. sino que existe 5-10 . el valor de la tensión de colector de Q2 será. 5. los emisores quedan cortados y circula corriente desde VCC a través de Rl y de la unión BC de Ql hacia la base de Q2. b) Alguna entrada tiene valor bajo. Aquí el transistor de entrada no es multiemisor. 8 = 1 V (5. El elevado valor de esta corriente de base de Q2 es suficiente para llevar para a saturación.

11 se muestra el inversor básico. 5. 5.6KΩ 125Ω A 4KΩ B D A+B 1KΩ Fig. Cualquiera de las fuentes. 5. Amplificador diferencial VCC 270Ω y1 y2 vI VBB 1. VBB.24KΩ Q1 Q2 300Ω Q3 Q4 NOR OR Seguidor de emisor 2KΩ 2KΩ VEE Fig. con tiempos de propagación menores de 1 ns. VCC=5V 4KΩ 1.2.2: Familia ECL (Emiter Couple Logic) La familia ECL (Emitter Coupled Logic) es considerada como la más rápida actualmente. Consta de un circuito de entrada constituido por un amplificador diferencial y una etapa de salida basada en un circuito seguidor de emisor que actúa como separador y restaurador de nivel. VCC y VEE.TEMA 5: Circuitos digitales un transistor Q1 por cada entrada y los divisores de fase Q2 están en paralelo de forma que basta con que uno de los dos conduzca para que la salida sea baja. pueden llevarse a tierra. Se trata de circuitos en los que se evita la saturación de los transistores bipolares con lo que disminuye el tiempo de conmutación. Inversor ECL básico. 5.10. Sin embargo siempre tiene 5-11 . Puerta NOR TTL de dos entradas. El inversor ECL básico En la Fig.11.

la salida NOR es la inversa de la entrada y el funcionamiento del circuito se basa en la conmutación entre el estado de los transistores Q1 y Q2. la cual es muy rápida ya que los transistores no entran en saturación en ningún momento. muy poca diferencia entre niveles lógicos. Igualmente la señal en es y2 es VCC y después de pasar por el seguidor de emisor la salida vOR es alta.5) 5-12 . La situación por tanto es simétrica de la anterior: la señal en y1 es la tensión de colector de un transistor en activa directa por lo que vNOR baja después de pasar por el seguidor de emisor. de referencia. Función OR y NOR con lógica ECL Para conseguir la función OR o NOR de varias entradas. se conectarán como se muestra en la Fig. Ahora el transistor Q1 conduce y la tensión en el emisor será vI -vBE1 > VBB por lo que el transistor Q2 se corta.Rc ic. a) vI es baja y menor que VBB: En ese caso el transistor Q1 está cortado con lo que 1a señal en y1 es VCC y la salida por el terininal NOR es V CC -vBE4 cual es un valor alto. b) vI es alta.TEMA 5: Circuitos digitales que cumplirse que VCC > V BB >V EE. Vamos a demostrar que se comporta como un inversor. El principio de operación de este tipo de circuitos es introducir por la base de Ql la tensión de entrada y por la de Q2 una tensión fija de referencia vBB. Este valor es suficiente para hacer conducir al transistor Q4 en zona activa directa y el valor de salida por el terminal OR es. Por otra parte. se observa que la función de Q3 y Q4 es simplemente desplazar los valores de tensión que tienen en la base para hacerlos compatibles con los niveles lógicos de entrada de la familia. En cualquier caso. (5. el margen de ruido es bajo en este tipo de circuitos que tiene además. 5. La mayor inmunidad al ruido se consigue cuando es VCC la que se conecta a tierra.12. v OR = V y 2 – v BE = V CC – i C R C – v BE que es un valor bajo. el transistor Q2 está conduciendo y el valor de las fuentes y de en zona activa directa con lo que el valor de la señal en y2 es VCC. Por tanto. Por otra parte.

La familia ECL permite lógica cableada OR ya que en su etapa de salida tiene pull-up activo y pull-down pasivo.TEMA 5: Circuitos digitales VCC 270Ω y1 y2 C Q1 B Q1 A VBB 1. La situación es la contraria de la anterior e y1 está en BAJO y la salida NOR es BAJA. OR/NOR ECL de tres entradas. A la salida se obtendrán las funciones OR y NOR de estas entradas.12. 5. El modo de funcionamiento es el siguiente: a) Todas las entradas tienen valor BAJO: Entonces todos los transistores de entrada estarán cortados. También se observa en esta gráfica la poca separación entre los niveles y el bajo margen de ruido. 5-13 . Así mismo y2 está en BAJO y la salida OR es BAJA. Se cumple por tanto la función OR y NOR de las entradas.13. lo que hace que Q2 esté en activa. El transistor de entrada correspondiente conduce por lo que se corta el Q2. son las entradas de una puerta ECL. Por tanto y1 está en ALTO y la salida NOR es ALTA. Los terminales A. Se observa que sus niveles ALTO y BAJO son muy diferentes a los de otras familias por lo que se trata una familia de difícil conexión a otras.24KΩ VEE Q1 Q2 300Ω Q3 Q4 NOR OR 2KΩ 2KΩ Fig. b) Alguna entrada es ALTA. Las curvas de transferencia típicas de esta familia se muestranen la Fig. Así mismo y2 está en ALTA y la salida OR es ALTA. Todo ello la hace una familia incomoda para trabajar con ella por lo que se utiliza básicamente cuando se requiere mucha velocidad ya que en ese aspecto son actualmente insuperables. 5. B y C en la figura.

2.14.13: Curvas de transferencia de la familia ECL. establecienndo un camino a tierra. la salida depende en cada momento de las entradas actuales. con sus redes de polarización de los niveles alto y bajo. se dispone un red de polarización del nivel bajo (pull-down) formada por transistores NMOS. y una equivalente para el nivel alto (pull-up) constituida por transistores PMOS. la red PUN deberá estar desactivada. De igual modo. de forma que trabajen de forma complementaria.3: Circuitos CMOS Se van a considerar a continuación la realización de circuitos lógicos combinacionales basados en el comportamiento del inversor CMOS estudiado en el tema 4. eliminando todo camino a la alimentación VDD. 5.14. A la vez. Al igual que en el inversor CMOS. todas las combinaciones que demanden 5-14 . impidiendo que ambos caminos (al nivel alto y bajo) esten activados simultáneamente. En estos circuitos. 5. Puerta lógica CMOS de tres entradas. La estructura básica de estos circuitos se ilustra en la Fig. careciendo de memoria o realimentación alguna. 5. Las dos redes se activan por variables de entrada. Fig. 5. La red PDN conducirá con todas aquellas combinaciones que requieran un valor de Y=0.TEMA 5: Circuitos digitales Fig.

conectarán la salida con VDD.15. Para mayor número de entradas.6) Se aprecia como la red PDN ha de conducir para valores positivos de las entradas.15. activados con niveles altos de las entradas A y B. como se muestra en la Fig. basta con incrementar en uno el número de transistores NMOS (PMOS) en parlalelo (serie) por cada nueva entrada. Esto significa que la PDN ha de estar compuesta por dos NMOS en paralelo. Puerta NOR CMOS de dos entradas La función lógica a realizar es la siguiente: Y = A+B = A⋅B (5. es decir.16a. desactivando PDN. mientras que la red PUN. Por ello. eliminando toda ruta a masa desde la salida. 5. 5.TEMA 5: Circuitos digitales Y=1. derivando en valores de cero en la salida. 5-15 . Fig. se activa con niveles bajos de las entradas A y B. La red PUN solo se activará en el caso de que simultáneamente las dos entradas se anulen. El circuito resultante se muestra en la Fig. Conexiones serie y paralelo con transistores NMOS y PMOS. Las funciones OR y AND pueden establecerse mediante conexiones en paralelo y serie respectivamente. compuesta por transistores PMOS. cada uno de ellos gobernados por A y B. La red PDN se compone de transistores NMOS. Ambas redes invierten por tanto la señal Y respecto de las entradas. se habrá de producir una conexión serie de transistores activados por nivel bajo (PMOS). 5.

puede ocurrir que cualquiera de las entradas este en nivel bajo. por lo que necesitaremos dos PMOS en paralelo. Para ello es necesario sintetizar las redes PDN y PUN a partir del análisis de la función lógica. A=1 y a la vez. Esto nos lleva a una conexión de un PMOS controlado por A. en paralelo con un el conjunto serie de un PMOS controlado por B y el paralelolo de dos PMOS controlados por C y D. La red PUN se puede deducir de la misma manera: Y será igual a uno siempre que A=0. y el paralelo de: un NMOS controlado por B. con dos NMOS en serie controlados por C y D. Esto quiere decir que en la red PDN habrán de existir dos transistores en serie. simultáneamente. o B=0 y a la vez CD=0. Se puede considerar la función. Para la activación de PUN. (a) NOR CMOS de dos entradas.8) que establece un cero en la salida siempre que. cada uno cotrolado por una de las entradas.7) Las combinaciones de entrada que requieren nivel bajo a la salida (PDN) son aquellas que exigen A y B altos. Puertas CMOS complejas A partir de este método se puede sintetizar cualquier función combinacional más compleja. El circuito se puede ver 5-16 .16. Y = A ⋅ (B + C ⋅ D) o Y = A ⋅ (B + C ⋅ D) (5.TEMA 5: Circuitos digitales Fig. 5. Este análisis define para PDN la conexión serie de un NMOS controlado por A. (b) NAND CMOS de dos entradas. B=1 o C=D=1. Puerta NAND de dos entradas La función lógica a realizar es la siguiente: Y = A⋅B = A+B (5.

cuando las limitaciones tecnológicas impedian fabricar simultáneamente transistores NMOS y PMOS.17.2. La concepción de PDN es idéntica que para el caso CMOS visto en el apartado anterior. En ella solo aparece un transistor NMOS (PDN para varias excitaciones) conectada a las entradas. debido a la necesidad de incrementar en dos transistores por cada entrada nueva del circuito. 5. los pseudo-NMOS pueden aportar alguna ventaja en situaciones especificas en las que área y velocidad sean determinantes.4: Circuitos Lógicos Pseudo-NMOS Los circuitos lógicos NMOS surgieron con anterioridad a los CMOS. 5. 5. Estructura de una puerta pseudo NMOS 5-17 . Fig. mientras que el elemento de carga puede ser un transistor PMOS o NMOS conectado en diferentes configuraciones.17. 5. pero nunca controlado por las entradas. La estructura básica del inversor pseudo-NMOS se muestra en la Fig. 5.18. En circuitos CMOS estos parámetros se degradan notablemente cuando el número de entradas se incrementa mucho.18. A pesar que mayoritariamente hoy en día se emplean los circuitos CMOS. Ejemplo: realizar una puerta XOR con circuitos CMOS. Fig. Realización CMOS de una puerta compleja.TEMA 5: Circuitos digitales en la Fig.

Realización NMOS y CMOS de compuertas lógicas utilizando transistores de paso: Y = A. 5. si se trata de puertas CMOS. conectando los nudos de entrada y salida. 5. Diseño de decodificadores de dirección en chips de memoria o memorias de solo lectura.5: Circuitos lógicos de transistor de paso Se pueden realizar implementaciones de funciones lógicas mediante la combinación serie y paralelo de conmutadores controlados por variables lógicas de entrada.B. Fig. (b) Y = A(B+C). Compuertas lógicas realizads con transistores de paso: (a) Y = A.TEMA 5: Circuitos digitales La degradación del nivel de cero lógico hace que el consumo de potencia estática se incremente en este tipo de realizaciones.20.19. Los conmutadores pueden ser realizados por transistores NMOS o PMOS. 5. 5. 5. Se conoce con el nombre de lógica PTL (Pass Transistor Logic) o lógica de puertas de transmisión. Puertas NOR y NAND de cuatro entradas pseudo-NMOS.C. por ello deben usarse en aplicaciones en las que la salida este la mayor parte del tiempo en estado alto. Fig. El resultado es simple y práctico. Fig.20.21. 5-18 .C. (a) NMOS y (b) CMOS. Puede apreciarse en la Fig.2. o por ambos a la vez.

TEMA 5: Circuitos digitales La lógica PTL exige que todos los nudos del circuito tengan un camino de baja impedancia a tierra y VDD para garantizar el correcto establecimiento de los niveles lógicos.B.B no tiene garantizado el correcto establecimiento en del nivel bajo. En esa situación el canal del NMOS se vacia y vO no se carga más. Circuito PTL con transistores NMOS. 5. En la Fig. Fig.22 (b) lo resuelve.23.22. (a) Circuito con puertas de trasmisión y problemas de establecimiento del nivel bajo (b) solución. 5. 5. Sin embargo.22.23 se muestran los transitorio de carga y descarga del uno y cero lógico en un circuito PTL NMOS. En la Fig. El proceso de carga se ve degradado como consecuencia del corte del transistor NMOS al alcanzar la tensión VDD-Vt en la salida. 5-19 . Puertas de transmisión con transistores NMOS: Fig. 5. El efecto de degradación del uno lógo puede resolverse mediante técnicas de circuito. añadiendo una camino a tierra. Y=A. 5. aparece un posible circuito en el que Y=A. El circuito de la Fig. durante el proceso de descarga no ocurre este efecto debido a que el canal siempre esta creado (b).

que permite un perfecta transmisión de los niveles lógicos en ambos sentidos. las señales de control han de estar presente en doble-rail. (c) Puertas AND/NAND. conectados en paralelo. Realización CMOS de circuitos PTL. En la Fig. en forma negada y no negada. Estos nudos han de ser refrescados con periodicidad para reponer las pérdidas originadas por las fugas de carga.25. 5. Suponen una solución tecnológica a la realización de PTLs que no degrada los niveles lógicos. (a) Multiplexor 2:1 (b) Función XOR.24.24.2.6: Lógica dinámica Se trata de circuitos lógicos en los que la carga eléctrica queda almacenada (atrapada) en determinados nudos internos (nudos de impedancia infinita). Fig. Principio de operación: Los circuitos dinámicos se componen de una red de polarización 5-20 .TEMA 5: Circuitos digitales Puertas de transmisión con transistores CMOS: Fig. Fig. 5. Necesitan de una señal de reloj que actue con una determinada frecuencia mínima. Cada conmutador controlado por tensión se compone de dos transistores: uno NMOS y otro PMOS. 5.25 pueden verse varios ejemplos:. 5. Como contrapartida. es decir. 5.

27. 5. Problema: Conexión en cascada de compuertas lógicas dinámicas. con la Lógica Dominó. Este problema puede resolverse mediante la modificación de esto circuitos. En este circuito se advierte como durante la fase de precarga. decimos que estamos en la fase de precarga. (a) Estructura básica de circuitos NMOS dinámicos. Las señales correctas serían Y1=0 e Y2=1. 5. Su principio de operación es el mismo que el de las puertas lógicas 5-21 . (b) Reloj. 5. CL2 habrá perdido carga (descargado) en tanto no se alcance este valor. Mientras φ está en nivel bajo. a medida que se aproxima al valor de su tensión umbral. Fig. ambos nudos de salida se colocan a la tensión VDD como consecuencia d ela activación de Qp1 y Qp2. y el nudo de salida se coloca la tensión VDD.26. B y C del circuito. de manera que su valor final se alejará significativamente de VDD. Si φ se activa. Durante la fase de evaluación. φ. la señal Y1 tiende a cero desde VDD.27. descargardo CL1. y de dos transistores Qn y Qp. Esto provoca que Q2 (NMOS) tienda a cortarse. Fig. Qn conducirá y la salida se modificará o no. Decimos que nos encontramos en la fase de evaluación. Conexión en cascada de dos puertas lógicas dinámicas. Consideremos A=1. ya que se trata de etapas inversoras. Lógica Domino Constituye una alternativa a la diseño lógico con puertas dinámicas que permite su conexión en cascada. haciendo irreversible la recuperación del nivel lógico del uno. dependiendo de las entradas A. La capacidad CL es la capacidad total de nudo de salida. controlados por una señal de reloj.TEMA 5: Circuitos digitales de nivel bajo (PDN) diseñada para realizar una operación lógica. Ocurre cuando conectamos compuertas en serie. Sin embargo. tal como se ilustra en la Fig. (c) Función lógica.

29. Inversores BiCMOS. haciéndolas a la vez complatibles con el proceso de precarga.2. 5-22 .28). También resulta una tecnologia apta para la realización de funciones analógicas.TEMA 5: Circuitos digitales dinámicas. 5. con elevada velocidad (grandes corrientes) para atacar elevadas cargas capacitivas en tiempos reducidos.28. 5. El inversor BiCMOS Posee una etapa de entrada CMOS (QP y QN) gobernada por la señal vI y una etapa de Fig. Por contra. La idea es desacoplar la salida de la primera etapa con la entrada de la segunda. alta impedancia de entrada y grandes márgenes de ruido de los CMOS. (b) Conexión serie (b) Señales de excitación y salida. la necesidad de realizar mayor número de máscaras durante el proceso de fabricación hace que estas tecnologias sean más caras. pero añade un inversor CMOS estático a la salida (Fig. Lógica dominó. 5.7: Familia BiCMOS Combina circuitos con transistores bipolares y CMOS para la realización de circuitos lógicos digitales en un mismo chip. 5. (a) estructura. Fig. El objetivo final es incorporar las ventajas de cada dispositivo en uno solo: bajo consumo de potencia.

En este caso la salida solo llega hasta vBE voltios. La evolución es similar para una entrada alta.29(c) muestra una verión mejorada del inversor BiCMOS. haciendo que la salida tienda a alcanzar la tensión VDD. Fig.30. necesario para mantener en activa a Q2. 5.Realimentación positiva. . en la que se han incorporado dos resistencias R1 y R2 que permiten aproximar los niveles lógicos a VDD y tierra respectivamente. Para evitar su descarga como 5-23 . No obstante. El circuito dela Fig. el valor de su salida depende del valor presente de la entrada. reduciendo a su vez la disipación de potencia estática. Compuertas lógicas BiCMOS Su concepción es similar a la de una CMOS o NMOS en lo que se refiere a la parte MOS. y de sus valores previos. Puerta NAND BiCMOS. Se utilizan en la realización de microporocesadores.Q2). se puede recurrir a dos métodos: . solo llega al valor VDD-VBE(on) (salida tipo totem-pole). Para realizar un circuito con memoria. Por lo tanto.Mediante un condensador cargado (1) o descargado (0).TEMA 5: Circuitos digitales salida compuesta por transistores bipolares (Q1. es decir.3: Circuitos Lógicos Secuenciales Los circuitos lógicos secuenciales se definen como aquellos circuito lógicos que incorporan memoria. capaces de guardar un bit de información durante un tiempo indefinido: circuito secuencial estático. derivando hacia circuitos denominados Biestables. Mientras tato Q2 permanece cortado ya que su base no conduce al estar QN off. 5. podemos deducir que se produce una degradación de los niveles lógicos. Requieren de una señal de reloj para la sincronización de su operación. La parte bipolar funciona como etapa de salida. RAM estáticas y matrices de puertas [alvarez 1993]. 5. Cuando Qp esta activo (nivel bajo de la entrada) el transistor Q1 conduce una corriente elevada. y en consecuencia de los márgenes de ruido.

5.TEMA 5: Circuitos digitales consecuencia de las corrientes de fugas. 5. En su versión mas simple. y los puntos A y C estables. El punto B.32.1: Circuitos Biestables Se trata de elementos de memoria básicos. Es necesario. Si el sistema no recibe ninguna excitación. es necesario regenerar o refrescar la mamoria. R=1) si es Q=0. La segunda entrada de cada puerta NOR nos sirve como entrada de disparo (R y S). permanerá indefinidamente en el estado presente. El circuito tiende a estar siempre en uno de los estados estables (A o C) evitando el inestable (B que tiende a abandonar).31. Denominado así por trabajar a modo de set/reset. Su composición y tabla de verdad se muetran en la Fig. como se ilustra en la Fig. Su funcionamiento se puede deducir a partir del funcionamiento de un inversor simple. 5. salida del otro inversor. rompiendo el lazo de realimentación.3. El circuito biestable. reseteado (S=0. La combinación R=S=1 esta prohibida y 5-24 . Vamos a esudiar este tipo de circuitos a continuación. Existen tres puntos solución del sistema o de equilibrio. la salida almacena indefinidamente el estado que posee. junto con el mecanismo de disparo se denomina flip-flop. Además. tendrá un nivel bajo o alto respectivamente. El flip-flop puede estar iniciado (S=1. en cuyo caso. y atacando con una señal vW. Biestable.2: Flip-flop RS CMOS Se trata del flip-flop mas simple que se conoce. 5. por lo que este circuito nos suministra simultáneamente la salida y su complemento.3. se compone de dos inversores lógicos realimentados. por tanto.31. La solución gráfica se puede obtener superponiendo la señal de salida vZ y la recta vZ=vW que se obtendría si cerraramos el lazo. en función del nivel de vZ (alto o bajo) la señal vX. R=0) cuando la salida es Q=1. Está compuesto por dos puertas NOR de dos entradas realimentadas. inestable. idear una manera de “disparar” el biestable para modificar su estado. o en estado de memoria (R=S=0). 5. Fig. tratándose de una memoria dinámica o de circuitos secuenciales dinámicos.

deberán de cumplirse algunas condiciones: 1: Las dimensiones de los transistores Q5 y Q6 han de ser lo suficientemente grandes para que la tensión vq se situe por debajo del umbral (VM) que reconoce el inversor (Q4. Ancho de pulso mínimo.33. encargada de sincronizar los cambios de operación del flip-flop. Circuito CMOS RS La implementación CMOS de un biestable RS puede obtenerse directamente a partir de los apartados anteriores. 5. y algunas de las señales R o S esten altas. Fig. Es posible también una implementación alternativa con puertas NAND de dos entradas. 5-25 . Así aparecen en al Fig. Para que estos cambios ocurran.32. Se puede encontrar una versión simplificada en la que las entradas R y S estan en serie con la señal de reloj. 2: las señales de set (reset) deberán de estar altas un tiempo suficientemente grande como para que la realimentación se haga cargo del proceso de conmutación.33.Q3) como cero lógico. 5. Solo ocurrirán cambios de estado en las situaciones en las que φ=1.TEMA 5: Circuitos digitales no se utiliza. Fig. Flip-flop RS CMOS. Flip-flop RS con puertas NOR. de acceso aleatorio (SRAM). Un circuito alternativo con puertas de transmisión se utiliza habitualmente en celdas básicas de memoria estáticas. utilizando dos inversores acoplados. 5. φ.

la entarda D se conecta al primer inversor y se almacena en la capacidad de dicho nudo. Exactamente coincidiendo con el valor de D antes del flanco de bajada. en este caso.TEMA 5: Circuitos digitales Fig. el circuito está en estado de memoria o reposo. La implementación muestra como.3. De este modo. la salida adquiere el estado que poseía en la entrada D justo antes del disparo de reloj. Si el reloj pasa a estado alto. 5. Un problema inherente a este tipo de realizaciones es que mientras se esta cargando la entrada D en el nudo de entrada.3: Flip-flop D CMOS Representa una alternativa simple para la realización de flip-flops. la señal de control cierra o abre el lazo de realimentación positiva. el lazo se ha abierto. se cierra el lazo y la señal Q se conecta a la entrada de G1. y otra de reloj.35. Tiene una entrada de datos. la salida Q es igual a la entrada (dos veces invertida). 5. la señal de salida Q varía con D. Se dice que han de ser no-solapadas. Mas concretamente. cuando el reloj esta alto. dos salidas complementarias. Además. Si conectamos en cascada varias etapas de flip-flop D tenemos una variación continuada de la salida que puede provocar 5-26 .34. por lo que el lazo se cierra sobre uno de los puntos estable (A o C). 5. Es importante que las dos fases de del reloj (negada y no negada) no sean uno simultáneamenta. Así. el lazo se cierra cuando el reloj se encuentra a un nivel bajo. Fig. que ha de ser la misma. Circuito flip-flop D. Se conoce con el nombre disparo por flanco positivo. Cuando se baja el reloj a 0. D. A la vez. Flip-flop RS CMOS con puertas de transmisión. La entrada D se conecta al flip-flop a través de un interruptor activado por el nivel alto del reloj. Si el reloj está bajo.

osciladores El biestable es un circuito multivibrador con dos estados estables.36. Existen otros tipos de circuito mulivibradores: monoestable y astable. al cual puede ser conducido. Configuración Master-Slave. astables. 5. Puede ser utilizado como generador de pulsos periodicos. sino dos estados casi estables. tal omo se ilustra en la Fig. pudiendo permanecer en él un tiempo determinado.36. Se comporta como un oscilador de periodoT=T1 + T2. Fig. Circuito monoestable. El multivibrador astable no tiene estados estables. T. 5. Este hecho hace que pueda ser utilizado como generador de pulsos de una deteminada duración. 5. Fig.TEMA 5: Circuitos digitales cambios no deseados sobre la siguiente etapa. El multivibrador monoestable posee un estado estable. 5. en el que puede permanecer indefinidamente. en los que tiende a permanecer durante intervalos de tiempo T1 y T2. y otro casi estable. 5-27 . La solución para ello es la configuración masterslave (maestro-esclavo) en la que las señales de reloj de etapas sucesivas etan compuestas por señales de reloj no solapadas.37.4: Circuitos multivibradores: monoestables.3.

Circuito monoestable. la señal vI de entrada suministra el flanco de subida para el comienzo del pulso. y se puede controlar por diseño. En la Fig. 5-28 .39. Circuito monoestable: formas de onda. 5. 5. Fig. Formas de onda relacionadas. la señal de salida oscia indefinidamente con un periodo de oscilación T dependiente del producto RC.38.40. La anchura del mismo dependerá de la constante de tiempo impuesta por el circuito RC. Circuito CMOS astable En el circuito astable de la Fig. Circuito astable.39. 5.40. Fig.TEMA 5: Circuitos digitales Circuito CMOS monoestable Se muestra una realización CMOS de un circuito vibrador monoestable. 5. Fig. 5.

TEMA 5: Circuitos digitales Circuito oscilador de anillo La realización de un oscilador de anillo se puede obtener a partir de un número impar de inversores conectados en serie y convenientemente realimnentados. sobre la que se ejecutan la mayoría de instrucciones o programas. Fig. La salida del último inversor se conecta a la entrada del primero.4. 5. El periodo de oscilación dependerá de los tiempos de propagación de los inversores y puede ser controlado por diseño del inversor y con el número de los mismos colocados en serie.Memoria de almacenamiento masivo. El tipo de memoria puede ser diferente dependiendo del uso y tiempos de acceso requeridos. generalmente de acceso rápido.41.4: Memorias semiconductoras 5. Oscilador de anillo. 5. y se definen como aquellas memorias en las que el tiempo requerido para acceder (guardar o leer) a ellas es independiente de su localización física. el inversor de la entrada verá siempre una tensión en su entrada compatible con la salida que posee en ese momento. En ellas los datos estan solo disponibles en la secuencia u orden en la que 5-29 . . En la Fig. RAM).41 se muestra un oscilador de anillo de formado por tres inversores en serie.Memoria principal. De este modo. También conocidas como memorias serie o secuenciales.1: Tipos y arquitecturas Los ordenadores y gran mayoría de equipos electrónicos requieren de elementos de memoria para guardar datos y/o instrucciones de programa. 5. Podemos encontrar básicamente dos tipos: . salvo un retraso. Suele ser de acceso aleatorio (Random Acces Memory. y generalmente corto.

. y por tanto.4. el Gigabit. La organización del conjunto de celdas de memoria se suele realizar en forma de matriz cuadrada.. y superando.. que se ocupa de seleccionar la señal particular cuya dirección de N-bits se aplicó a la dirección del decodificador AM. cuya dirección de M bits se aplica a la entrada del decodificador. se han venido multiplicado por 4 cada tres años aproximadamente. Las memorias de solo lectura (Read Only Memory. Se trata de circuitos electrónicos con capacidad para almacenar un bit. pero limitan la función de escritura.. 5-30 . el tiempo de acceso a ella dependerá del lugar que ocupe en ella... para una capacidad total de almacenamiento de 2M+N bits (1Mbit = 1024 bits filas x 1024 bits columnas). Esta señal es detectada por la línea de columna L y se sensa a través de un amplificador sensor. 5. Esta señal será. Desde los circuitos originales que permitían 1K bit de capacidad de almacenamiento en 1970. Se utilizan generalmente para guardar programas que no se usan mucho (SSOO). circuito combinacional que selecciona la linea de palabra particular. en algunos casos. junto con las demás celdas en la misma fila selecionada. y a una de las 2M líneas de columnas. celdas de memoria. conocidas como líneas de palabras. Suelen contener el SSOO de la computadora.AM+N-1 y hace que la señal aparezca en lalinea de datos (I/O) del chip. 5.TEMA 5: Circuitos digitales originalmente se guardaron. cada celda de la matrix se conecta a una de las 2M lineas de fila. La linea seleccionada experimenta un incremento en su tensión. la entrada del decodificador de columnas. Las memorias semiconductoras poseen estructuras regulares y compactas que las hacen ideales para ser implementadas con tecnologías de circuitos integrados de alta escala de integración (VLSI).2V. Para activar cada una de las líneas de palabra se utiliza un decodificador de filas. hasta los actuales de 256M bits por chip comercial. . La parte central de un bit de memoria esta compuesta por celda en las que se guardan los bits.. En las memorias de R/W. llamadas líneas de digitos o líneas de bits. También se pueden clasificar como memorias de lectura/escritura (R/W) o de solo lectura (W).42 se muestra la arquitectura de un chip de memoria de que tiene 64M bits. que se ocupa de regenerar la señal a los niveles lógicos [0. con 2M filas y 2N columnas. ROM) permiten leer información a elevada velocidad.2: Organización del chip de memoria En la Fig. las velocidades de lectura y escritura son comparables y se suelen utilizar en las computadoras para almacenar datos y programas. Así.1 a 0. Por ejemplo.VDD]. generalmente de 0.. . AM-1. Una celda se selecciona para leer o escribir en ella seleccionando su línea de palabra y su línea de bits. A0 ..

Fig. basadas en flip-flops. debiendo ser lo menor posible. 5.42.4. El ciclo de memoria es el tiempo mínimo permitido entre dos operaciones de lectura/escritura consecutivas. El amplificador-sensor permite escribir la señal aplicada a la celda seleccionada. y las segundas necesitan de refresco periodico de la carga en los condensadores. la simplicidad ha de premiar en su concepción. basadas en el almacenamiento de carga en un condensador. Por tanto. 5.TEMA 5: Circuitos digitales Para la escritura se procede de forma similar. Se dice que son volátiles. Las primeros conservan los datos indefinidamente.3: Temporización Tiempo de acceso es el intervalo de tiempo que transcurre desde el comienzo de una operación de lectura y hasta la aparición de los datos en la salida. Organización de un chip de memoria. También la disipación de potencia por celda ha de ser lo menor posible. Se selecciona la celda en la que se va a guardar mediante los codigos de filas y columnas. Amplificadores y decodificadores se estudiaran en el tema. Existe dos tipos: RAM estáticas (SRAM).4: Celdas de memoria CMOS RAM (estática y dinámica) Las celdas de almacenamienco ocupan la mayor parte de un chip de memoria. Son más densas que las estáticas. mientras exista alimentación. 5-31 .4. Cada una de ella guarda un bit y su tamaño es determinante para la estimación del área total del chip. Las memorias MOS poseen tienpos de acceso que van de nano a cientos de nanosegundos. 5. El bit de datos se establece en la linea I/O. y dinámicas (DRAM).

5. tendiendo a incrementar la tensión de la línea B. mientras que Q6 hace lo propio en CB. establecer ese 1 en la línea de datos. Al ser seleccionada la línea de palabras (vW=VDD) Q5 y Q6 conducen produciendo el siguiente efecto: Q5 injecta carga en vQ. las memorias ROM suelen ser no-volátiles.44. efecto que detecta el amplificador de salida que se encarga de regenerar este valor al reconocido como 1 lógico: VDD. Operación de lectura: Supongamos que la celda guarda un uno (Q=1) y deseamos leer ese dato. el condensador 5-32 . En conclusión. En la Fig. Es necesario establecer en B la tensión de 0V y en B VDD. (Ejemplo) Fig.43 se muestra un celda RAM estática CMOS (vista anteriormente). En esta situación. Proceso de lectura en una celda de memoria SRAM. la tensión diferencial vista desde vB respecto de vB. 5. Operación de escritura: Supongamos que la celda guarda un 1 (vQ=VDD) y queremos escribir un cero (vQ=0V). es decir. La señal de control en la línea de palabra ha de ser la adecuada (vW). Como paso previo a la lectura. Celda de memoria CMOS estática.43. Al contrario. Se trata de un flip-flop. compuesto por dos inversores y dos transistores de acceso (Q5 y Q6). La operación de lectura ha de hacerse garantizando la estabilidad de los estados almacenados. La tensión del nudo Q será VDD y la de Q 0V. las señales en B y B se cargan a un voltage intermedio (VDD/2) mediante un circuito de precarga (ver después). tiende a incrementarse en +0.TEMA 5: Circuitos digitales ya que pierden la información si se interrumpe la alimentación. de forma nodestructiva.2V. 5. tendiendo a decrementar la tensión de la línea B. Fig.

dependiendo del nivel a escribir. mientras que para la escritura. mientras que CQ a decrementarla hacia VDD/ 2. lo hará a cero. Para la escritura. Proceso de escritura en una celda de memoria SRAM. las capacidades CQ y CQ son mucho más pequeñas. El punto de partida para la tensión vB es 0 o VDD voltios.TEMA 5: Circuitos digitales parásito vQ tiende a elevar su tensión hacia VDD/2. cuando se alcance este valor ya no seguirá el proceso de carga de la Fig. Las fugas de carga en el condensador obligan a refrescar dicha tensión cada 5 a 10 ms. por lo que no condicionan su operación. Si es un cero. que son detectados por el amplificador sensor de salida para regenerar los nieles lógicos (análisis del ejemplo).45.44(b) y comenzará a trabajar la realimentación positiva del biestable. 5-33 . Normalmente. Un uno significa una tensión almacenada de (VDD-Vtn) y un cero. el condensador CA acabará cargándose a la tensión VDD-Vtn. La celda dinámica de la Fig. 5. 5. y la diferencia entre las dos tensiones posible en vB suele ser de unas cuantas decenas de milivoltios. llevando la salida a vQ a VDD. 5. el funcionamiento es similar. los procesos de refresco ocupan un 98% del tiempo de actividad de un chip de memoria. El NMOS tiene la puerta conectada a la línea de palabra y la fuente a la de bits. debido a que se han de cargar las capacidades de las líneas B y B.46 es muy popular en la industria: celda de un transistor. Si es VDD. La tensión en CA guarda la información del bit almacenado. La carga inicial del condensador CA y CB se redistribuye para alcanzar un nuevo valor que dependerá del estado inicial: cero o uno. La operación de lectura se realiza activando la línea de palabra correspondiente y precargando la linea de bit a VDD/2. compuesta por un NMOS de acceso y un condensador. Normalmente CB>>CA. 0 voltios. de manera que si VDD/2 es el umbral de transición de alto a bajo y viceversa. El tiempo de acceso (R/W) viene dominado por el retraso en la lectura. El límite VDD/2 viene inpuesto por el biestable. Fig.

Son conocidos con el nombre de circuitos periféricos de memoria.47. Las tensiones a amplificar a la salida de las celdas de memoria estarán en el rango de los mV (30 a 500). 5.y) estan conectadas a las líneas de datos (B. 5. Este hecho 5-34 .TEMA 5: Circuitos digitales Fig.46. Las entradas/salidas del amplificador (x.5: Amplificadores de salida Son fundamentales en la operación de las celdas DRAM y mejoran notablemente la velocidad y área de las SRAM. Celda de memoria DRAM. 5.B). que puede llegar a ser elevado ya que existe un amplificador por linea de datos. 5.VDD) dependiendo del bit leido. El circuito de precarga y ecualización debe establecer la misma tensión VDD/2 en las lineas de datos vB y vB.47. y el amplificador debe regenerar los niveles lógicos correspondientes (0. Esto permite reducir el consumo de potencia. Q5 y Q6 actuan como interruptores de habilitación. Circuitos de amplificación y precarga.4. que se muestra en la parte central de la Fig. A continuación analizamos uno basado en la realimentación positiva. Fig. El amplificador solo evalua la diferencia entre vB y vB cuando φs se activa.

entre las 2M palabras como respuesta a una entrada de dirección de M bits. En la Fig. 5.4.49 se muestra una matriz de puertas que realiza la función de control de la línea de palabras para tres bits. La operación 5-35 . Se utiliza lógica dinámica. las lineas de datos.TEMA 5: Circuitos digitales es crítico.. los terminales de entrada y salida son los mismos. de forma que las líneas de bit regeneren los niveles lógicos adecuados. 2) Se activa la línea de palabra alta y se evalua la tensión en vB y vB.6: Decodificadores de dirección (filas y columnas) Los decodificadores de dirección tienen por misión seleccionar una de la filas. Como todas la entradas se suponen que aun estan bajas. 5. A1 y A2.9) Si consideramos una puerta NOR de tres entradas. Para M=3. En consecuencia. . que usaba fases de precarga y evaluación). Usualmente se toma como alta la línea cuando A0=0 (trabajamos con lógica complementada). A0.48. colocando todas la filala a la tensión VDD. 5. la salida estará a uno cuando las tres entradas esten a cero (negadas en su selección). Amplificador diferencial en celdas DRAM. existen 8 líneas de palabras W0. Es necesario recalcar que. Esto quiere decir que seleccionar la línea W0 significa establecer a la salida del decodificador: W0 = A0 + A1 + A2 (5. W7. 3) Se activa el amplificador mediante φs. Operación diferencial en celdas DRAM Fig. para este circuito. pués cualquier diferencia entre estas tensiones podría ser interpretada por el amplificador como un indicativo de cero o uno. . Cada línea de fila tiene un transistor PMOS que se activa durante la fase de precarga (φp). para una lectura: 1) se precargan las linea B y B a VDD/2. no se necesita transistor de evaluación.

Decodificador de columnas. Decodificador NOR. 5-36 . Fig. 5. Para realizar un decodificador de direcciones de bits se puede emplear el decodificador NOR más un conjunto de 2N interruptores o transistores de paso que. 5.TEMA 5: Circuitos digitales de decofidificación comienza cuando se aplican los bits de palabra y sus complementos. solo una de las líneas acabará permaneciendo a la tensión VDD. La tensión de cada fila permanecerá sin descargar en tanto se respeten los niveles bajos de sus entradas de control (lógica negada). multiplexen las líneas de bits en una sola línea de datos I/O. la que representa a la palabra seleccionada. activados uno solo cada vez.50. De esta manera. Si el número de entradas es grande.49. incrementa mucho la resistencia en el camino de la señal y se vuelve ineficiente. Se conoce como decodificador NOR y no disipa energía estática. Una estructura alternativa es el decodificador de árbol. Fig.

cuyas puertas están conectadas a las líneas de palabres (8) y en la que cada línea de bit (4) se conecta a la alimentación (VDD) a través de un transistor PMOS (lógica pseudo NMOS). Memoria ROM MOS Consiste en una matriz de transistores MOS de canal N. 5. 5. 5. Fig.TEMA 5: Circuitos digitales Fig. habrá un NMOS. en los microprocesadores. el transistor NMOS no existe. instrucciones de programa del sistema operativo.51.52. lo cual hace que deban ser optimizados (sistema de precarga). Si hay que guarrdar un cero. Memoria ROM con transistores NMOS.7: Memorias CMOS ROM: PROM y EPROM Las memorias de solo lectura contienen patrones fijos de datos y se utilizan normalmente para almacenar. Tiene un consumo de potencia estática no nulo. de modo que mantienen la información almacenada inclusive después interrumpir la fuente de alimentación. Las memorias son no-volátiles. Si hay que guardar un uno en una celda. Decodificador de arbol. 5-37 .4.

Para poder grabar la información con posterioridad se puede recurrir a procesos de programación por máscaras utilizando una de las mascaras para este objetivo. A pesar de ello. Mediante la aplicación de una tensión muy elevada en la puerta. a través de componentes especiales como fusibles de conexión que se pueden personalizar.TEMA 5: Circuitos digitales Las memorias ROM así concebidas han de ser personalizadas o grabadas antes de la fabricación sobre silicio.53.53 se muestra un MOS especial utilizado para tal efecto. el proceso de grabación es costoso en tiempo y no debe ser utilizado mas que de vez en cuando. es posible introducir carga en la puerta flotante y modificar su estado (de programada a cero a programada a uno). (a) estructura. 5. (c) Señales de puerta-fuente ántes y después de la grabación. una sola vez. Transistor MOS de puerta flotante. Para borrar la EPROM. al tener la puerta sin conectar (flotante). Se denomina transitor de puerta flotante. ya que el proceso físico de gabación no es irreversible. ROM Programables (PROM y EPROM) Las PROM son memorias ROM programables por el usuario. 5. (b) Proceso de grabación. se aplica luz ultravioleta que elimina la carga de la puerta flotante. 5-38 . En la Fig. (a) (b) (c) Fig. Existen sin embargo PROM que pueden borrarse y programarse más de una vez.

a design prespective. [SCHI93] Schilling. Jackson: Analysis and Design of Digital Integrated Circuits. [RABA96] J. 1993. McGraw Hill. G. D. Sedra and K. 1987.L.: “Circuitos electrónicos discretos e integrados”. 3a edición. Prentice-Hall.5 Bibliografía [SEDR91] A. Smith: “Circutos Microelectronicos”. M.S. 2006.: “Circuitos electrónicos discretos e integrados”. C. S. M. Quinta Edicion. McGraw Hill.TEMA 5: Circuitos digitales 5. 1996. Hodges and H. [HODG88] D. and Belove. 1988. McGraw-Hill. [GHAU87] Ghausi. 5-39 . Nueva editorial Interamericana. Rabaey: Digital Integrated Circuits.

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