TEMA 5: Circuitos digitales

Tema 5: Circuitos Digitales
INDICE 5.1 Introducción ................................................................................................... 5-2

5.1.1 Circuitos digitales. Familias lógicas ........................................................... 5-2 5.1.2 Caracterización de circuitos lógicos .......................................................... 5-3 5.2 Familias lógicas básicas. Lógica combinacional..................................................5-8 5.2.1 TTL ........................................................................................................ 5.2.2 ECL ....................................................................................................... 5.2.3 CMOS .................................................................................................... 5.2.4 Pseudo-NMOS ....................................................................................... 5.2.5 Lógica de transistores de paso ............................................................... 5.2.6 Lógica dinámica ................................................................................... 5.2.7 BiCMOS ............................................................................................... 5.3 Circuitos lógicos secuenciales ....................................................................... 5.3.1 Circuitos biestables................................................................................. 5.3.3 Flip-flop D. Master-slave ......................................................................... 5-8 5-11 5-14 5-17 5-18 5-20 5-22 5-23 5-24 5-26

5.3.2 Flip-flop SR CMOS. Topologías alternativas ........................................... 5-24 5.3.4 Circuitos multivibradores: Monoestable, astable, osciladores .....................5-27 5.4 Memorias semiconductoras............................................................................... 5-29 5.4.1 Tipos y arquitecturas.................................................................................. 5-29 5.4.2 Organización del chip de memoria............................................................... 5-30 5.4.3 Temporización .......................................................................................... 5-31 5.4.4 Celdas de memoria CMOS RAM (estática y dinámica)............................. 5-31 5.4.5 Amplificadores de salida......................................................................... 5-34 5.4.6 Decodificadores de dirección (filas y columnas)..........................................5-35 5.4.7 Memorias CMOS ROM: PROM y EPROM ............................................ 5-37 5.5 Bibliografía ........................................................................................................5-39

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5.1 Introducción
5.1.1. Cicuitos digitales. Familias lógicas
Se denomina familia lógica, al conjunto de circuitos integrados que son fabricados utilizando una puerta básica determinada. Las características esenciales de cada farmilia lógica son: 1) todos los circuitos de una misma familia poseen propiedades eléctricas y temporales similares, es decir, los mismos parámetros de conmutación. Como consecuencia de esto último, 2) todos los circuitos de una misma familia se pueden conectar entre sí directamente. Para conectar puertas de diferentes familias normalmente hay que utilizar circuitos especiales o etapas de interfase. En función del tipo de transistor utilizado para realizar las puertas, hay dos grandes grupos de familias: - Familias bipolares: Utilizan como base el BJT (Familias TTL, ECL, etc.). - Familias MOS: Utilizan el transistor MOS (Familias NMOS, CMOS, etc.). Además, dentro de cada familia, existen subfamilias que tienen características especiales para mejorar determinados comportamientos específicos necesarios en aplicaciones particulares. Por tanto, a la hora de hacer un diseño habrá que elegir aquella familia y subfamilia que mejor cumpla los requerimientos del mismo, en base a flexibilidad lógica, velocidad de operación, catálogo de funciones lógicas disponibles, ruido, temperatura de operación, consumo de potencia, tensión de alimentación, área y coste final. Otras familias, como la BiCMOS o ArGa, pueden tener interés en contextos muy restringidos y solo los mencionaremos puntualmente. Daremos a continuación unas breves pinceladas sobre la implantación actual de las tecnologías indicadas en la Fig. 5.1, y de sus ventajas e inconvenientes. Posteriormentre, en el resto del tema se analizarán circuitos digitales realizados con cada una de ellas. Las tecnologías CMOS son actualmente las que dominan el mercado de circuitos integrados (ICs) gracias a una serie de ventajas, entre las que sobresale un reducido consumo de potencia frente, no solo a tecnologías bipolaes, sino también a otras alternativas MOS. Básicamente, las tecnologías CMOS han triunfado gracias a varias propiedades: - Los circuitos lógicos CMOS disipan mucha menos potencia que las alternativas BJTs. Esto hace factible una mayor densidad de encapsulado dentro de un mismo chip, sin un incremento de la temperatura excesivo y controlado. - Poseen muy alta impedancia de entrada (puerta del MOS), que puede ser utilizada para el almacenamiento de carga temporalmente en circuitos lógicos de memoria. Inviable en circuitos bipolares.
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- Alta densidad de integración (dimensiones mínimas de hasta 60nm), lo que permite empaquetar en un mismo substrato un número muy elevado de funciones. Son las tecnologías CMOS las que han evolucionado desde unas pocas puertas por chip (SSI, baja escala de integración, menos de 10 puertas), hasta los de media escala (MSI, menos de 100 puertas) y de aquí hasta los circuitos VLSI y ULSI (Very and Ultra Large Scale of Integration) actuales que pueden llegar a contener hasta millones de puertas lógicas. Los circuitos CMOS son substituidos en algunas aplicaciones por las pseudo-NMOS (por analogia con la lógica NMOS) o por la lógica con transistores de paso. A veces, en aplicaciones que requieren elevada velocidad, con baja disipación de potencia, se utiliza la lógica CMOS dinámica. Los circuitos CMOS se usan asímismo en la fabricación de chips de memoria. Las familias lógicas bipolares son (TTL y ECL) poco utilizadas en la actualidad. A pesar de ello, la familia TTL (Transistor Transditor Logic) fue la primera que apareció con capacidad de resolver de forma completa un problema de diseño lógico. En la actualidad es incapaz de competir con la CMOS VLSI. Existen versiones optimizadas para baja alimentación, bajo consumo o elevada velocidad, pero poco utilizadas. Lo mismo le ocurre a la la familia ECL (Emiter Couple Logic), utilizada solo en aplicaciones de muy elevada velocidad de operación, a costa de incrementar notablemente el consumo de potencia y el coste en área de silicio. La familia BiCMOS combina alta velocidad con bajo consumo de potencia. Puede dar soluciones óptimas en algunas aplicaciones que justifiquen el uso de procesos tecnológicos complejos. La familia ArGa (Arseniuro de Galio) permite, a priori, velocidades de operación muy elevadas. No obstante, aún no ha madurado lo suficiente y resulta difícil de controlar tecnológicamente. Tecnologías de IC

Tr de an Pa sist so or es

C di MO ná S m ic a

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Fig. 5.1. Tecnologías de fabricación de circuitos Integrados (IC) Digitales.

5.1.2: Caracterización de un circuito lógico
Los circuitos digitales utilizan señales lógicas para el procesado de la información. Estas señales toman valores discretos (“0” y “1”), que son adimensionales y que cambian,
5-3

P N seu M do O S

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Producto potencia-retardo. . . Parámetros de conmutación estáticos. La caracterización de un circuito lógico supone relacionar las señales eléctricas. reales. con el modelo lógico empleado en circuitos digitales.2. Potencia estática y dinámica.Parametros de conmutación estáticos.Parametros de conmutación dinámicos.TEMA 5: Circuitos digitales generalmente. vO VOH VOL VIL VIH vI Fig. Se pueden dividir en los siguientes grupos: a) Tensiones de nivel bajo y alto. regidos por un ciclo de reloj o máquina. 5. Por contra. Podemos definir tres grupos de parametros de comportamniento: . Definiciones de los niveles lógicos a la entrada y la salida de una puerta lógica (inversor).Parametros energéticos. que evolucionan en el tiempo a una determinada velocidad. las señales eléctricas que soportan físicamente a las digitales.vI). Para ello se definen una serie de parámetros (denominados parámetros de conmutación) y variables adecuada que modelen el comportamiento de los circuitos digitales en función de su realización y permitan distinguirlos a unos de otros dependiendo de sus prestaciones. Se definen las tres regiones: 1) Región de entrada baja: vI < VIL 2) Región de transición: VIL < vI < VIH 3) Región de entrada alta: VIH < vI También se pueden definir los valores extremos y típico: 5-4 . teniendo en cuenta naturaleza eléctrica de las estas señales. Están relacionados con la característica de transferencia estática (DC) de una puerta lógica (tensión de salida vs tensión de entrada vO . se componen de tensiones e intensidades.

VIH.min: mínimo valor que es reconocido a la salida como un uno lógico. VOL. VIL. Establecen la sensibilidad de un circuito lógico al ruido eléctrico.VOH. VIH.max: máximo valor que es reconocido a la entrada como un cero lógico (pendiente -1).min Margen de ruido del Nivel BAJO: NML = VIL.min .min VIL. Definición gráfica de los márgenes de ruido. VIL. VOL.tip: valor nominal del uno lógico. Definen la región de incertidumbre o de transición. b) Tensiones umbrales. VOL.tip: valor nominal del cero lógico.3.max < vI < VIH. VOH.min c) Márgenes de ruido.max: máximo valor que es reconocido a la salida como un cero lógico.mim VIH.min > VIH.max VOH.min: mínimo valor que es reconocido a la entrada como un uno lógico (pendiente -1). y ha de ser evitada.TEMA 5: Circuitos digitales VOH.max < VIL.max .max NMH Incertidumbre NML VOL.max 5-5 . Margen de ruido del nivel ALTO: NMH = VOH.max 0 Fig.min VDD vI vO VOH. b) Rango de valores de entrada amplios. 5. Condiciones: a) Región de incertidumbre estrecha.

Fan-out: Número máximo de puertas lógicas que puede atacar una dada. Ambos están relacionados con el mantenimiento de los niveles lógicos adecuados a la entrada y a la salida. es decir. Tiempos de propagación de nivel bajo y alto. d) Fan-Iin y Fan-out.Tiempo de propagación de nivel alto a bajo en la salida. Parámetros de conmutación dinámicos. 5. 5.5.TEMA 5: Circuitos digitales Los márgenes de ruido han de ser lo más elevados posibles.Tiempo de subida: tR . Fan-in: Número máximo de puertas lógicas que se pueden conectar a una dada sin degradar la operación lógica de esta última. la velocidad de los circuitos digitales. Tiempos de subida y bajada. 5-6 . sin degradar su operación lógica. como consecuencia de una conmutación en la entrada: tPLH . como consecuencia de una conmutación en la entrada: tPHL vI VL 50% tPHL vO tPLH VH 50% VL Fig.Tiempo de bajada: tF vO 90% 10% Fig. a) tiempos de transición.4. . tR VH tF VL b) tiempos de propagación.Tiempo de propagación de nivel bajo a alto en la salida. Caracterizan de diversas formas los retrasos en las transiciones de uno a cero y viceversa. .

1) y se mide en Julios [J].Tiempo de transición: tR + tF t T = -------------2 . Está relacionada con la la cantidad de energía que consume circuto para realizar adecuadamente la operación. Se asocia al consumo de energía de los niveles alto y bajo. La potencia media total es la suma de ambas. Un valor bajo de DP implica una velocidad de conmutación elevada. Existen dos contibuciones a la potencia media consumida: Potencia estática: es la potencia media que consume el circuto mientras no se produce ningún cambio en las entradas/salidas o señales de reloj. Asociada a la potencia media se define el producto potencia-retardo.3) (5. Potencia dinámica (o de conmutación): es la potencia media que disipa la puerta lógica como consecuencia exclusiva de los proesos de conmutación o cambio de estado lógico. (uno y cero lógicos).Tiempo de propagación: t PLH + t PHL t P = --------------------------2 Parámetros energéticos. Se suele expresar como potencia media en un periodo de reloj (segundos).2) (5. 5-7 .TEMA 5: Circuitos digitales . DP = P media ⋅ t P (5. con un bajo consumo de potencia. Una gestión óptima de la potencia ha de anular el consumo de potencia estática y reducir al máximo la dinámica. Se define como. Es una figura de mérito asociada a la cantidad de energía necesaria para llevar a cabo una transición de estado lógico.

esta polarizada directamente. si la intensidad de base de Q1 tiene el valor suficientemente alto como para llevar a Q3 a saturación. provocando el corte de Q3. como la intensidad de base solo puede ser positiva. es decir. En él se incluyen dos transistores Q1 y Q3.6. Inversor TTL básico. b) Si vI = 0 (es decir.9V aproximadamente. así como las propias capacidades internas del circuito. En este caso. 5. La entrada al circuito es el emisor de Q1 y la salida por el colector de Q3. 5. la evolución del circuito cuando las entradas conmutan de estado. lo cual nos indica que este transistor está en activa inversa (ZAI). VCC R RC vO vI Q1 Q3 Fig. Este estudio permite evaluar la velocidad de conmutación del inversor. vI=5V). iC1 e iB3 se anulan.2V que es un valor bajo salida.1: Familia TTL (Transistor Transistor Logic) El inversor TTL básico se muestra en la Fig. La unión BE de Q1 está en polarización inversa y la BC en polarización directa.2. situando la base de Q1 a 0.6. la unión base emisor de Q1. Esto significa que la salida era igual a VCC (5V) y debe pasar a vCEsat (0. La salida se hace entonces igual a VCC o equivalentemente. llega un momento en que ambas intensidades. debido a que la unión base-emisor conduce. o cero lógico. Es necesario para ello tener en cuanta la carga capacitativa CL a la salida del circuito que aparece como resultado del modelado las capacidades parásitas asociads a los posibles circuitos conectados a dicha salida.2V).TEMA 5: Circuitos digitales 5. Para demostrar que este circuito funciona como un inversor suponemos las dos estados de entrada: a) Si vI = 1 (es decir.2V) . a) vI pasa de 0 a 1 lógico. haciendo que Q3 este en zona de condución. Veremos cómo se comporta este circuito en los transitorios. Sin embargo. en concreto saturación.2: Familias lógicas 5. Por tanto la salida es VCE = 0. vI=0. Las intensidad de colector de Q1 es negativa e igual a la de base de Q3. La intensidad de colector tiende a ser positiva. un uno lógico. lo que es lo 5-8 .

como se muestra en la Fig. VCC=5V R1=4KΩ R2=1. 5.8).6KΩ R3=130Ω Q4 D V1* Vi Q1 Q2 V1 Q3 Vo CL R4=1KΩ Fig.2V hasta 5V (0 hacia 1). 5.7b. 5. Estas dos señales se obtienen mediante otra etapa con el transistur Q2 denominada divisor de fase. Esto lo hace a través de Q3 como se muestra en la Fig. hace que la carga de CL sea más rápida.TEMA 5: Circuitos digitales mismo. VCC vO RC CL vO Q3 CL (a) (b) Fig. 5. Inversor TTL básico: (a) Transitorio de descarga.7a. el condensador CL estaba cargado y se debe dercargar. Para acelerarlo. el diodo es necesario para que Q4 se corte asegurando el buen funcionamiento del circuito. Esto lo hace a través de Rc. por lo que el condensador. 5. Esto. Estos procesos son muy lentos. aunque tiene la desventaja de necesitar dos entradas a los transistores Q3 y Q4 (las señales V1 Y V1* en la Fig. proceso que es costoso en tiempo. sobre todo la carga de CL a través de Rc. En el circuito completo. b) vI pasa de 1 a 0 lógico.8. 5. la estructura TTL básica modifica su etapa de salida cambiando el pullup pasivo por uno activo Q4. obteniéndose la etapa de salida en totem-pole que se muestra en la Fig.8. (b) Transitorio de carga. ahora descargado. Etapa de salida totem-pole con carga capacitiva.7. 5-9 . que además implica llevar el transistor Q3 desde saturación a corte previamente. debe cargarse. Ahora la situación es la contraria y la tensión de salida ha de evolucionar desde un 0.

Aquí el transistor de entrada no es multiemisor. sino que existe 5-10 . Esto lleva a saturación al transistor Q4 y la salida será un valor alto. la tensión en la base de Q1 es del orden de 0. es decir. La puerta NOR TTL La puerta NOR TTL tiene la estructura que se muestra en la Fig.9. y se muestra en la Fig. 5. En este caso.9 V insuficiente para hacer conducir a Q2 y Q3 que por tanto estarán cortados.TEMA 5: Circuitos digitales La puerta NAND TTL básica La puerta NAND básica sigue la misma estructura que el inversor TTL. la unión BE conduce. Se observa en ella que el transistor de entrada es multiemisor.9. Vamos a comprobar que cumple la función NAND. Puerta NAND TTL básica. El funcionamiento es similar al de la puerta NAND. 2 + 0. En estas condiciones. VCC=5V R1=4KΩ R2=1.6KΩ R3=130Ω Q4 D vI1=VOH vI2=VOH Q1 Q2 Q3 vO R4=1KΩ Fig. 5. 5. a) Si todas las entradas están a nivel alto. Además con este estado de los transistores. En este caso. tanto a este transistor como a Q3 por lo que la salida es VCEsat de Q3 y por tanto un valor bajo. los emisores quedan cortados y circula corriente desde VCC a través de Rl y de la unión BC de Ql hacia la base de Q2.4) y esa tensión no es suficiente para polarizar directamente a la unión BE de Q4 y al diodo por lo que esa rama está abierta y la salida es efectivamente un valor bajo. el valor de la tensión de colector de Q2 será. 8 = 1 V (5. El elevado valor de esta corriente de base de Q2 es suficiente para llevar para a saturación. tiene tantos emisores como entradas tenga la puerta. v C 2 = v CE 2 + v BE 3 = 0. b) Alguna entrada tiene valor bajo. correspondiente dando lugar a una intensidad de base del transistor Ql procedente de VCC y que sale al exterior a través de la unión BE de este transistor (es por tanto una intensidad saliente).10.

5.11. 5.TEMA 5: Circuitos digitales un transistor Q1 por cada entrada y los divisores de fase Q2 están en paralelo de forma que basta con que uno de los dos conduzca para que la salida sea baja. Puerta NOR TTL de dos entradas. Inversor ECL básico. 5.2: Familia ECL (Emiter Couple Logic) La familia ECL (Emitter Coupled Logic) es considerada como la más rápida actualmente. El inversor ECL básico En la Fig. con tiempos de propagación menores de 1 ns. Sin embargo siempre tiene 5-11 . VCC=5V 4KΩ 1. Cualquiera de las fuentes. Consta de un circuito de entrada constituido por un amplificador diferencial y una etapa de salida basada en un circuito seguidor de emisor que actúa como separador y restaurador de nivel.24KΩ Q1 Q2 300Ω Q3 Q4 NOR OR Seguidor de emisor 2KΩ 2KΩ VEE Fig. VCC y VEE. Se trata de circuitos en los que se evita la saturación de los transistores bipolares con lo que disminuye el tiempo de conmutación. 5. pueden llevarse a tierra.11 se muestra el inversor básico.10.2.6KΩ 125Ω A 4KΩ B D A+B 1KΩ Fig. VBB. Amplificador diferencial VCC 270Ω y1 y2 vI VBB 1.

La mayor inmunidad al ruido se consigue cuando es VCC la que se conecta a tierra. el margen de ruido es bajo en este tipo de circuitos que tiene además.5) 5-12 . la cual es muy rápida ya que los transistores no entran en saturación en ningún momento. Por tanto. (5. se observa que la función de Q3 y Q4 es simplemente desplazar los valores de tensión que tienen en la base para hacerlos compatibles con los niveles lógicos de entrada de la familia. Función OR y NOR con lógica ECL Para conseguir la función OR o NOR de varias entradas.TEMA 5: Circuitos digitales que cumplirse que VCC > V BB >V EE. Este valor es suficiente para hacer conducir al transistor Q4 en zona activa directa y el valor de salida por el terminal OR es. El principio de operación de este tipo de circuitos es introducir por la base de Ql la tensión de entrada y por la de Q2 una tensión fija de referencia vBB.Rc ic. a) vI es baja y menor que VBB: En ese caso el transistor Q1 está cortado con lo que 1a señal en y1 es VCC y la salida por el terininal NOR es V CC -vBE4 cual es un valor alto. el transistor Q2 está conduciendo y el valor de las fuentes y de en zona activa directa con lo que el valor de la señal en y2 es VCC. 5. En cualquier caso. se conectarán como se muestra en la Fig. Igualmente la señal en es y2 es VCC y después de pasar por el seguidor de emisor la salida vOR es alta. Vamos a demostrar que se comporta como un inversor. Por otra parte. b) vI es alta. la salida NOR es la inversa de la entrada y el funcionamiento del circuito se basa en la conmutación entre el estado de los transistores Q1 y Q2. muy poca diferencia entre niveles lógicos. de referencia. La situación por tanto es simétrica de la anterior: la señal en y1 es la tensión de colector de un transistor en activa directa por lo que vNOR baja después de pasar por el seguidor de emisor. Por otra parte. v OR = V y 2 – v BE = V CC – i C R C – v BE que es un valor bajo.12. Ahora el transistor Q1 conduce y la tensión en el emisor será vI -vBE1 > VBB por lo que el transistor Q2 se corta.

La situación es la contraria de la anterior e y1 está en BAJO y la salida NOR es BAJA. 5-13 . También se observa en esta gráfica la poca separación entre los niveles y el bajo margen de ruido. Así mismo y2 está en ALTA y la salida OR es ALTA. 5. b) Alguna entrada es ALTA.12. Las curvas de transferencia típicas de esta familia se muestranen la Fig.24KΩ VEE Q1 Q2 300Ω Q3 Q4 NOR OR 2KΩ 2KΩ Fig. 5. Así mismo y2 está en BAJO y la salida OR es BAJA. Los terminales A. Por tanto y1 está en ALTO y la salida NOR es ALTA. OR/NOR ECL de tres entradas. B y C en la figura. La familia ECL permite lógica cableada OR ya que en su etapa de salida tiene pull-up activo y pull-down pasivo. son las entradas de una puerta ECL.13. El modo de funcionamiento es el siguiente: a) Todas las entradas tienen valor BAJO: Entonces todos los transistores de entrada estarán cortados. Se observa que sus niveles ALTO y BAJO son muy diferentes a los de otras familias por lo que se trata una familia de difícil conexión a otras. lo que hace que Q2 esté en activa. A la salida se obtendrán las funciones OR y NOR de estas entradas. El transistor de entrada correspondiente conduce por lo que se corta el Q2. Todo ello la hace una familia incomoda para trabajar con ella por lo que se utiliza básicamente cuando se requiere mucha velocidad ya que en ese aspecto son actualmente insuperables. Se cumple por tanto la función OR y NOR de las entradas.TEMA 5: Circuitos digitales VCC 270Ω y1 y2 C Q1 B Q1 A VBB 1.

eliminando todo camino a la alimentación VDD.14.13: Curvas de transferencia de la familia ECL. Fig. 5. careciendo de memoria o realimentación alguna. con sus redes de polarización de los niveles alto y bajo. se dispone un red de polarización del nivel bajo (pull-down) formada por transistores NMOS. 5.2. En estos circuitos. la red PUN deberá estar desactivada.3: Circuitos CMOS Se van a considerar a continuación la realización de circuitos lógicos combinacionales basados en el comportamiento del inversor CMOS estudiado en el tema 4. de forma que trabajen de forma complementaria. y una equivalente para el nivel alto (pull-up) constituida por transistores PMOS. Al igual que en el inversor CMOS.TEMA 5: Circuitos digitales Fig. Las dos redes se activan por variables de entrada. La estructura básica de estos circuitos se ilustra en la Fig. 5. establecienndo un camino a tierra. A la vez. De igual modo. La red PDN conducirá con todas aquellas combinaciones que requieran un valor de Y=0. todas las combinaciones que demanden 5-14 . 5. la salida depende en cada momento de las entradas actuales. impidiendo que ambos caminos (al nivel alto y bajo) esten activados simultáneamente. Puerta lógica CMOS de tres entradas.14.

Esto significa que la PDN ha de estar compuesta por dos NMOS en paralelo. El circuito resultante se muestra en la Fig. como se muestra en la Fig. La red PDN se compone de transistores NMOS.TEMA 5: Circuitos digitales Y=1. Ambas redes invierten por tanto la señal Y respecto de las entradas. eliminando toda ruta a masa desde la salida. Conexiones serie y paralelo con transistores NMOS y PMOS. basta con incrementar en uno el número de transistores NMOS (PMOS) en parlalelo (serie) por cada nueva entrada. Fig. conectarán la salida con VDD. Por ello. mientras que la red PUN. La red PUN solo se activará en el caso de que simultáneamente las dos entradas se anulen. se habrá de producir una conexión serie de transistores activados por nivel bajo (PMOS).15. 5. es decir. Las funciones OR y AND pueden establecerse mediante conexiones en paralelo y serie respectivamente.15. Para mayor número de entradas. compuesta por transistores PMOS. cada uno de ellos gobernados por A y B. derivando en valores de cero en la salida. 5-15 . 5. 5. se activa con niveles bajos de las entradas A y B.16a. desactivando PDN. Puerta NOR CMOS de dos entradas La función lógica a realizar es la siguiente: Y = A+B = A⋅B (5.6) Se aprecia como la red PDN ha de conducir para valores positivos de las entradas. activados con niveles altos de las entradas A y B.

Puertas CMOS complejas A partir de este método se puede sintetizar cualquier función combinacional más compleja.16.TEMA 5: Circuitos digitales Fig. Esto nos lleva a una conexión de un PMOS controlado por A.7) Las combinaciones de entrada que requieren nivel bajo a la salida (PDN) son aquellas que exigen A y B altos. 5. B=1 o C=D=1. El circuito se puede ver 5-16 . simultáneamente.8) que establece un cero en la salida siempre que. La red PUN se puede deducir de la misma manera: Y será igual a uno siempre que A=0. Esto quiere decir que en la red PDN habrán de existir dos transistores en serie. (b) NAND CMOS de dos entradas. Para la activación de PUN. (a) NOR CMOS de dos entradas. Para ello es necesario sintetizar las redes PDN y PUN a partir del análisis de la función lógica. por lo que necesitaremos dos PMOS en paralelo. en paralelo con un el conjunto serie de un PMOS controlado por B y el paralelolo de dos PMOS controlados por C y D. Se puede considerar la función. o B=0 y a la vez CD=0. Puerta NAND de dos entradas La función lógica a realizar es la siguiente: Y = A⋅B = A+B (5. y el paralelo de: un NMOS controlado por B. con dos NMOS en serie controlados por C y D. Este análisis define para PDN la conexión serie de un NMOS controlado por A. Y = A ⋅ (B + C ⋅ D) o Y = A ⋅ (B + C ⋅ D) (5. A=1 y a la vez. cada uno cotrolado por una de las entradas. puede ocurrir que cualquiera de las entradas este en nivel bajo.

5.17.18.4: Circuitos Lógicos Pseudo-NMOS Los circuitos lógicos NMOS surgieron con anterioridad a los CMOS. pero nunca controlado por las entradas. La estructura básica del inversor pseudo-NMOS se muestra en la Fig. En ella solo aparece un transistor NMOS (PDN para varias excitaciones) conectada a las entradas. 5. Ejemplo: realizar una puerta XOR con circuitos CMOS.2. Realización CMOS de una puerta compleja. Estructura de una puerta pseudo NMOS 5-17 . 5. los pseudo-NMOS pueden aportar alguna ventaja en situaciones especificas en las que área y velocidad sean determinantes.18.TEMA 5: Circuitos digitales en la Fig. 5. A pesar que mayoritariamente hoy en día se emplean los circuitos CMOS. mientras que el elemento de carga puede ser un transistor PMOS o NMOS conectado en diferentes configuraciones. debido a la necesidad de incrementar en dos transistores por cada entrada nueva del circuito. Fig. La concepción de PDN es idéntica que para el caso CMOS visto en el apartado anterior. 5. En circuitos CMOS estos parámetros se degradan notablemente cuando el número de entradas se incrementa mucho. cuando las limitaciones tecnológicas impedian fabricar simultáneamente transistores NMOS y PMOS.17. Fig.

El resultado es simple y práctico. Fig. si se trata de puertas CMOS.20. Puertas NOR y NAND de cuatro entradas pseudo-NMOS. 5.C.TEMA 5: Circuitos digitales La degradación del nivel de cero lógico hace que el consumo de potencia estática se incremente en este tipo de realizaciones. 5. Fig. Puede apreciarse en la Fig. o por ambos a la vez. conectando los nudos de entrada y salida. 5.19. 5-18 .B.20.2. Diseño de decodificadores de dirección en chips de memoria o memorias de solo lectura.5: Circuitos lógicos de transistor de paso Se pueden realizar implementaciones de funciones lógicas mediante la combinación serie y paralelo de conmutadores controlados por variables lógicas de entrada. Se conoce con el nombre de lógica PTL (Pass Transistor Logic) o lógica de puertas de transmisión. por ello deben usarse en aplicaciones en las que la salida este la mayor parte del tiempo en estado alto. 5. 5.21. Realización NMOS y CMOS de compuertas lógicas utilizando transistores de paso: Y = A.C. Los conmutadores pueden ser realizados por transistores NMOS o PMOS. Fig. (b) Y = A(B+C). (a) NMOS y (b) CMOS. Compuertas lógicas realizads con transistores de paso: (a) Y = A.

23. Circuito PTL con transistores NMOS. añadiendo una camino a tierra. 5. aparece un posible circuito en el que Y=A.B. 5. 5. El circuito de la Fig. El proceso de carga se ve degradado como consecuencia del corte del transistor NMOS al alcanzar la tensión VDD-Vt en la salida. Fig. durante el proceso de descarga no ocurre este efecto debido a que el canal siempre esta creado (b). (a) Circuito con puertas de trasmisión y problemas de establecimiento del nivel bajo (b) solución.22 (b) lo resuelve.23 se muestran los transitorio de carga y descarga del uno y cero lógico en un circuito PTL NMOS. 5-19 . En esa situación el canal del NMOS se vacia y vO no se carga más.22. Y=A. 5. Sin embargo. Puertas de transmisión con transistores NMOS: Fig. 5. El efecto de degradación del uno lógo puede resolverse mediante técnicas de circuito. En la Fig.22.TEMA 5: Circuitos digitales La lógica PTL exige que todos los nudos del circuito tengan un camino de baja impedancia a tierra y VDD para garantizar el correcto establecimiento de los niveles lógicos. En la Fig.B no tiene garantizado el correcto establecimiento en del nivel bajo.

24. 5. En la Fig.25.2. Necesitan de una señal de reloj que actue con una determinada frecuencia mínima. 5. Fig. que permite un perfecta transmisión de los niveles lógicos en ambos sentidos. 5.25 pueden verse varios ejemplos:. Estos nudos han de ser refrescados con periodicidad para reponer las pérdidas originadas por las fugas de carga. (a) Multiplexor 2:1 (b) Función XOR. Cada conmutador controlado por tensión se compone de dos transistores: uno NMOS y otro PMOS.6: Lógica dinámica Se trata de circuitos lógicos en los que la carga eléctrica queda almacenada (atrapada) en determinados nudos internos (nudos de impedancia infinita). 5. Fig.TEMA 5: Circuitos digitales Puertas de transmisión con transistores CMOS: Fig. Como contrapartida. 5. es decir. en forma negada y no negada. las señales de control han de estar presente en doble-rail. conectados en paralelo. Principio de operación: Los circuitos dinámicos se componen de una red de polarización 5-20 . Suponen una solución tecnológica a la realización de PTLs que no degrada los niveles lógicos.24. Realización CMOS de circuitos PTL. (c) Puertas AND/NAND.

la señal Y1 tiende a cero desde VDD. Problema: Conexión en cascada de compuertas lógicas dinámicas. Mientras φ está en nivel bajo. 5.27. decimos que estamos en la fase de precarga. (b) Reloj. y el nudo de salida se coloca la tensión VDD. La capacidad CL es la capacidad total de nudo de salida. Este problema puede resolverse mediante la modificación de esto circuitos. Lógica Domino Constituye una alternativa a la diseño lógico con puertas dinámicas que permite su conexión en cascada. Fig. 5. Fig. Qn conducirá y la salida se modificará o no. tal como se ilustra en la Fig. descargardo CL1. de manera que su valor final se alejará significativamente de VDD. φ. Conexión en cascada de dos puertas lógicas dinámicas. haciendo irreversible la recuperación del nivel lógico del uno.TEMA 5: Circuitos digitales de nivel bajo (PDN) diseñada para realizar una operación lógica. y de dos transistores Qn y Qp. Su principio de operación es el mismo que el de las puertas lógicas 5-21 . CL2 habrá perdido carga (descargado) en tanto no se alcance este valor. Las señales correctas serían Y1=0 e Y2=1. Sin embargo. dependiendo de las entradas A. (a) Estructura básica de circuitos NMOS dinámicos. En este circuito se advierte como durante la fase de precarga. ambos nudos de salida se colocan a la tensión VDD como consecuencia d ela activación de Qp1 y Qp2. B y C del circuito. Ocurre cuando conectamos compuertas en serie.26. 5. Consideremos A=1. Durante la fase de evaluación.27. controlados por una señal de reloj. Decimos que nos encontramos en la fase de evaluación. a medida que se aproxima al valor de su tensión umbral. Esto provoca que Q2 (NMOS) tienda a cortarse. Si φ se activa. ya que se trata de etapas inversoras. (c) Función lógica. con la Lógica Dominó.

haciéndolas a la vez complatibles con el proceso de precarga. Inversores BiCMOS. (b) Conexión serie (b) Señales de excitación y salida. La idea es desacoplar la salida de la primera etapa con la entrada de la segunda. la necesidad de realizar mayor número de máscaras durante el proceso de fabricación hace que estas tecnologias sean más caras. También resulta una tecnologia apta para la realización de funciones analógicas. alta impedancia de entrada y grandes márgenes de ruido de los CMOS.TEMA 5: Circuitos digitales dinámicas. 5. Fig.7: Familia BiCMOS Combina circuitos con transistores bipolares y CMOS para la realización de circuitos lógicos digitales en un mismo chip.29.28). 5. pero añade un inversor CMOS estático a la salida (Fig. Por contra.28. El inversor BiCMOS Posee una etapa de entrada CMOS (QP y QN) gobernada por la señal vI y una etapa de Fig. 5-22 .2. El objetivo final es incorporar las ventajas de cada dispositivo en uno solo: bajo consumo de potencia. 5. 5. Lógica dominó. (a) estructura. con elevada velocidad (grandes corrientes) para atacar elevadas cargas capacitivas en tiempos reducidos.

Se utilizan en la realización de microporocesadores. Puerta NAND BiCMOS. y en consecuencia de los márgenes de ruido.3: Circuitos Lógicos Secuenciales Los circuitos lógicos secuenciales se definen como aquellos circuito lógicos que incorporan memoria. En este caso la salida solo llega hasta vBE voltios.Mediante un condensador cargado (1) o descargado (0). El circuito dela Fig. 5. se puede recurrir a dos métodos: . necesario para mantener en activa a Q2.Q2). reduciendo a su vez la disipación de potencia estática. La evolución es similar para una entrada alta.30.TEMA 5: Circuitos digitales salida compuesta por transistores bipolares (Q1. y de sus valores previos.Realimentación positiva. No obstante. derivando hacia circuitos denominados Biestables. . Por lo tanto. Para evitar su descarga como 5-23 .29(c) muestra una verión mejorada del inversor BiCMOS. 5. en la que se han incorporado dos resistencias R1 y R2 que permiten aproximar los niveles lógicos a VDD y tierra respectivamente. solo llega al valor VDD-VBE(on) (salida tipo totem-pole). Para realizar un circuito con memoria. Compuertas lógicas BiCMOS Su concepción es similar a la de una CMOS o NMOS en lo que se refiere a la parte MOS. RAM estáticas y matrices de puertas [alvarez 1993]. Requieren de una señal de reloj para la sincronización de su operación. capaces de guardar un bit de información durante un tiempo indefinido: circuito secuencial estático. 5. haciendo que la salida tienda a alcanzar la tensión VDD. podemos deducir que se produce una degradación de los niveles lógicos. es decir. Mientras tato Q2 permanece cortado ya que su base no conduce al estar QN off. el valor de su salida depende del valor presente de la entrada. Cuando Qp esta activo (nivel bajo de la entrada) el transistor Q1 conduce una corriente elevada. La parte bipolar funciona como etapa de salida. Fig.

junto con el mecanismo de disparo se denomina flip-flop. 5. El punto B.2: Flip-flop RS CMOS Se trata del flip-flop mas simple que se conoce. En su versión mas simple. Existen tres puntos solución del sistema o de equilibrio. La solución gráfica se puede obtener superponiendo la señal de salida vZ y la recta vZ=vW que se obtendría si cerraramos el lazo.TEMA 5: Circuitos digitales consecuencia de las corrientes de fugas. 5.31. en cuyo caso. R=0) cuando la salida es Q=1. tendrá un nivel bajo o alto respectivamente. Su funcionamiento se puede deducir a partir del funcionamiento de un inversor simple. y atacando con una señal vW. Vamos a esudiar este tipo de circuitos a continuación. Biestable.31. reseteado (S=0. Es necesario. idear una manera de “disparar” el biestable para modificar su estado. salida del otro inversor.3. La segunda entrada de cada puerta NOR nos sirve como entrada de disparo (R y S). Está compuesto por dos puertas NOR de dos entradas realimentadas. Además. El circuito tiende a estar siempre en uno de los estados estables (A o C) evitando el inestable (B que tiende a abandonar).3. la salida almacena indefinidamente el estado que posee. La combinación R=S=1 esta prohibida y 5-24 . permanerá indefinidamente en el estado presente. El circuito biestable. Fig. en función del nivel de vZ (alto o bajo) la señal vX. como se ilustra en la Fig. se compone de dos inversores lógicos realimentados. El flip-flop puede estar iniciado (S=1. Denominado así por trabajar a modo de set/reset. 5. tratándose de una memoria dinámica o de circuitos secuenciales dinámicos. Si el sistema no recibe ninguna excitación.32. R=1) si es Q=0. por tanto.1: Circuitos Biestables Se trata de elementos de memoria básicos. 5. es necesario regenerar o refrescar la mamoria. inestable. por lo que este circuito nos suministra simultáneamente la salida y su complemento. Su composición y tabla de verdad se muetran en la Fig. rompiendo el lazo de realimentación. y los puntos A y C estables. 5. o en estado de memoria (R=S=0).

de acceso aleatorio (SRAM). Para que estos cambios ocurran. Circuito CMOS RS La implementación CMOS de un biestable RS puede obtenerse directamente a partir de los apartados anteriores.33. 5.Q3) como cero lógico. encargada de sincronizar los cambios de operación del flip-flop. Flip-flop RS CMOS.TEMA 5: Circuitos digitales no se utiliza.32. Se puede encontrar una versión simplificada en la que las entradas R y S estan en serie con la señal de reloj. utilizando dos inversores acoplados. Fig. Flip-flop RS con puertas NOR. Solo ocurrirán cambios de estado en las situaciones en las que φ=1. Un circuito alternativo con puertas de transmisión se utiliza habitualmente en celdas básicas de memoria estáticas. Fig. 5. 2: las señales de set (reset) deberán de estar altas un tiempo suficientemente grande como para que la realimentación se haga cargo del proceso de conmutación. Es posible también una implementación alternativa con puertas NAND de dos entradas. deberán de cumplirse algunas condiciones: 1: Las dimensiones de los transistores Q5 y Q6 han de ser lo suficientemente grandes para que la tensión vq se situe por debajo del umbral (VM) que reconoce el inversor (Q4. Ancho de pulso mínimo. 5-25 . φ. 5.33. Así aparecen en al Fig. y algunas de las señales R o S esten altas.

el lazo se ha abierto. la salida Q es igual a la entrada (dos veces invertida). Es importante que las dos fases de del reloj (negada y no negada) no sean uno simultáneamenta. 5. se cierra el lazo y la señal Q se conecta a la entrada de G1. Además. el circuito está en estado de memoria o reposo. A la vez. que ha de ser la misma. 5. Se conoce con el nombre disparo por flanco positivo. Cuando se baja el reloj a 0. la entarda D se conecta al primer inversor y se almacena en la capacidad de dicho nudo. Un problema inherente a este tipo de realizaciones es que mientras se esta cargando la entrada D en el nudo de entrada. el lazo se cierra cuando el reloj se encuentra a un nivel bajo. Si conectamos en cascada varias etapas de flip-flop D tenemos una variación continuada de la salida que puede provocar 5-26 . Fig.35. por lo que el lazo se cierra sobre uno de los puntos estable (A o C). la señal de salida Q varía con D.TEMA 5: Circuitos digitales Fig. D. la señal de control cierra o abre el lazo de realimentación positiva. Circuito flip-flop D. Mas concretamente. la salida adquiere el estado que poseía en la entrada D justo antes del disparo de reloj. en este caso. cuando el reloj esta alto. La implementación muestra como. Flip-flop RS CMOS con puertas de transmisión.3: Flip-flop D CMOS Representa una alternativa simple para la realización de flip-flops. 5.34. Exactamente coincidiendo con el valor de D antes del flanco de bajada. Si el reloj pasa a estado alto. Se dice que han de ser no-solapadas. La entrada D se conecta al flip-flop a través de un interruptor activado por el nivel alto del reloj. De este modo. Tiene una entrada de datos. Si el reloj está bajo.3. Así. dos salidas complementarias. y otra de reloj.

y otro casi estable. Existen otros tipos de circuito mulivibradores: monoestable y astable. Configuración Master-Slave. astables. tal omo se ilustra en la Fig. El multivibrador astable no tiene estados estables. pudiendo permanecer en él un tiempo determinado. El multivibrador monoestable posee un estado estable. 5. Se comporta como un oscilador de periodoT=T1 + T2. Circuito monoestable.36. al cual puede ser conducido. en el que puede permanecer indefinidamente.37. 5. osciladores El biestable es un circuito multivibrador con dos estados estables.3. T. Puede ser utilizado como generador de pulsos periodicos.36. Fig.4: Circuitos multivibradores: monoestables. Este hecho hace que pueda ser utilizado como generador de pulsos de una deteminada duración. 5. 5-27 . sino dos estados casi estables. La solución para ello es la configuración masterslave (maestro-esclavo) en la que las señales de reloj de etapas sucesivas etan compuestas por señales de reloj no solapadas. 5. Fig. en los que tiende a permanecer durante intervalos de tiempo T1 y T2.TEMA 5: Circuitos digitales cambios no deseados sobre la siguiente etapa.

5-28 . La anchura del mismo dependerá de la constante de tiempo impuesta por el circuito RC. 5. y se puede controlar por diseño. Formas de onda relacionadas. Circuito astable. 5. Circuito CMOS astable En el circuito astable de la Fig. En la Fig.38. Fig.40.40. 5.39. Fig. la señal vI de entrada suministra el flanco de subida para el comienzo del pulso. la señal de salida oscia indefinidamente con un periodo de oscilación T dependiente del producto RC.39. 5. Circuito monoestable.TEMA 5: Circuitos digitales Circuito CMOS monoestable Se muestra una realización CMOS de un circuito vibrador monoestable. Fig. 5. Circuito monoestable: formas de onda.

1: Tipos y arquitecturas Los ordenadores y gran mayoría de equipos electrónicos requieren de elementos de memoria para guardar datos y/o instrucciones de programa. El tipo de memoria puede ser diferente dependiendo del uso y tiempos de acceso requeridos. De este modo. También conocidas como memorias serie o secuenciales. RAM). y generalmente corto. En la Fig. 5. 5. La salida del último inversor se conecta a la entrada del primero. y se definen como aquellas memorias en las que el tiempo requerido para acceder (guardar o leer) a ellas es independiente de su localización física. 5. Suele ser de acceso aleatorio (Random Acces Memory.TEMA 5: Circuitos digitales Circuito oscilador de anillo La realización de un oscilador de anillo se puede obtener a partir de un número impar de inversores conectados en serie y convenientemente realimnentados. Oscilador de anillo. generalmente de acceso rápido.Memoria principal. el inversor de la entrada verá siempre una tensión en su entrada compatible con la salida que posee en ese momento.41. En ellas los datos estan solo disponibles en la secuencia u orden en la que 5-29 . salvo un retraso. El periodo de oscilación dependerá de los tiempos de propagación de los inversores y puede ser controlado por diseño del inversor y con el número de los mismos colocados en serie. . Fig.4: Memorias semiconductoras 5.4. sobre la que se ejecutan la mayoría de instrucciones o programas.Memoria de almacenamiento masivo. Podemos encontrar básicamente dos tipos: .41 se muestra un oscilador de anillo de formado por tres inversores en serie.

AM+N-1 y hace que la señal aparezca en lalinea de datos (I/O) del chip. . circuito combinacional que selecciona la linea de palabra particular. celdas de memoria. Una celda se selecciona para leer o escribir en ella seleccionando su línea de palabra y su línea de bits. A0 . Se utilizan generalmente para guardar programas que no se usan mucho (SSOO)..4. con 2M filas y 2N columnas.2: Organización del chip de memoria En la Fig. Se trata de circuitos electrónicos con capacidad para almacenar un bit. y superando.VDD]. llamadas líneas de digitos o líneas de bits.2V. Así.. generalmente de 0. y por tanto. Para activar cada una de las líneas de palabra se utiliza un decodificador de filas.1 a 0... las velocidades de lectura y escritura son comparables y se suelen utilizar en las computadoras para almacenar datos y programas. Esta señal será. Esta señal es detectada por la línea de columna L y se sensa a través de un amplificador sensor. y a una de las 2M líneas de columnas.. para una capacidad total de almacenamiento de 2M+N bits (1Mbit = 1024 bits filas x 1024 bits columnas). En las memorias de R/W..TEMA 5: Circuitos digitales originalmente se guardaron. 5.. el tiempo de acceso a ella dependerá del lugar que ocupe en ella. 5-30 . Suelen contener el SSOO de la computadora.. pero limitan la función de escritura. Las memorias de solo lectura (Read Only Memory. hasta los actuales de 256M bits por chip comercial. cada celda de la matrix se conecta a una de las 2M lineas de fila. La linea seleccionada experimenta un incremento en su tensión. 5. Por ejemplo. Las memorias semiconductoras poseen estructuras regulares y compactas que las hacen ideales para ser implementadas con tecnologías de circuitos integrados de alta escala de integración (VLSI). el Gigabit. La organización del conjunto de celdas de memoria se suele realizar en forma de matriz cuadrada. que se ocupa de seleccionar la señal particular cuya dirección de N-bits se aplicó a la dirección del decodificador AM. ROM) permiten leer información a elevada velocidad. junto con las demás celdas en la misma fila selecionada. cuya dirección de M bits se aplica a la entrada del decodificador. También se pueden clasificar como memorias de lectura/escritura (R/W) o de solo lectura (W). Desde los circuitos originales que permitían 1K bit de capacidad de almacenamiento en 1970. en algunos casos. conocidas como líneas de palabras.. La parte central de un bit de memoria esta compuesta por celda en las que se guardan los bits. .42 se muestra la arquitectura de un chip de memoria de que tiene 64M bits. AM-1. se han venido multiplicado por 4 cada tres años aproximadamente. la entrada del decodificador de columnas. que se ocupa de regenerar la señal a los niveles lógicos [0.

Cada una de ella guarda un bit y su tamaño es determinante para la estimación del área total del chip. Por tanto. También la disipación de potencia por celda ha de ser lo menor posible. la simplicidad ha de premiar en su concepción. basadas en el almacenamiento de carga en un condensador. El ciclo de memoria es el tiempo mínimo permitido entre dos operaciones de lectura/escritura consecutivas. 5-31 . Organización de un chip de memoria. El amplificador-sensor permite escribir la señal aplicada a la celda seleccionada. 5.42. Se dice que son volátiles. El bit de datos se establece en la linea I/O. debiendo ser lo menor posible.4.4: Celdas de memoria CMOS RAM (estática y dinámica) Las celdas de almacenamienco ocupan la mayor parte de un chip de memoria. Las primeros conservan los datos indefinidamente.3: Temporización Tiempo de acceso es el intervalo de tiempo que transcurre desde el comienzo de una operación de lectura y hasta la aparición de los datos en la salida. Fig. 5. mientras exista alimentación. basadas en flip-flops. Amplificadores y decodificadores se estudiaran en el tema. Las memorias MOS poseen tienpos de acceso que van de nano a cientos de nanosegundos. Existe dos tipos: RAM estáticas (SRAM). y las segundas necesitan de refresco periodico de la carga en los condensadores.4. Son más densas que las estáticas. Se selecciona la celda en la que se va a guardar mediante los codigos de filas y columnas.TEMA 5: Circuitos digitales Para la escritura se procede de forma similar. 5. y dinámicas (DRAM).

las señales en B y B se cargan a un voltage intermedio (VDD/2) mediante un circuito de precarga (ver después). establecer ese 1 en la línea de datos. tendiendo a incrementar la tensión de la línea B. La operación de lectura ha de hacerse garantizando la estabilidad de los estados almacenados. (Ejemplo) Fig. Proceso de lectura en una celda de memoria SRAM. tendiendo a decrementar la tensión de la línea B. 5. Operación de lectura: Supongamos que la celda guarda un uno (Q=1) y deseamos leer ese dato. La señal de control en la línea de palabra ha de ser la adecuada (vW).43. Al contrario. 5. es decir. En esta situación. Es necesario establecer en B la tensión de 0V y en B VDD. las memorias ROM suelen ser no-volátiles. En conclusión. Celda de memoria CMOS estática. Como paso previo a la lectura.43 se muestra un celda RAM estática CMOS (vista anteriormente). Fig. la tensión diferencial vista desde vB respecto de vB.TEMA 5: Circuitos digitales ya que pierden la información si se interrumpe la alimentación. Operación de escritura: Supongamos que la celda guarda un 1 (vQ=VDD) y queremos escribir un cero (vQ=0V). el condensador 5-32 . En la Fig. efecto que detecta el amplificador de salida que se encarga de regenerar este valor al reconocido como 1 lógico: VDD. compuesto por dos inversores y dos transistores de acceso (Q5 y Q6). Se trata de un flip-flop. 5. tiende a incrementarse en +0.2V. mientras que Q6 hace lo propio en CB. La tensión del nudo Q será VDD y la de Q 0V.44. Al ser seleccionada la línea de palabras (vW=VDD) Q5 y Q6 conducen produciendo el siguiente efecto: Q5 injecta carga en vQ. de forma nodestructiva.

0 voltios. Para la escritura. Fig. Si es VDD.44(b) y comenzará a trabajar la realimentación positiva del biestable. las capacidades CQ y CQ son mucho más pequeñas.45. el condensador CA acabará cargándose a la tensión VDD-Vtn. y la diferencia entre las dos tensiones posible en vB suele ser de unas cuantas decenas de milivoltios. Proceso de escritura en una celda de memoria SRAM. por lo que no condicionan su operación. El NMOS tiene la puerta conectada a la línea de palabra y la fuente a la de bits. cuando se alcance este valor ya no seguirá el proceso de carga de la Fig. El límite VDD/2 viene inpuesto por el biestable. el funcionamiento es similar. La tensión en CA guarda la información del bit almacenado. lo hará a cero. mientras que para la escritura. que son detectados por el amplificador sensor de salida para regenerar los nieles lógicos (análisis del ejemplo). 5. El punto de partida para la tensión vB es 0 o VDD voltios. Si es un cero. mientras que CQ a decrementarla hacia VDD/ 2. dependiendo del nivel a escribir. Normalmente CB>>CA. de manera que si VDD/2 es el umbral de transición de alto a bajo y viceversa. La celda dinámica de la Fig. compuesta por un NMOS de acceso y un condensador. La carga inicial del condensador CA y CB se redistribuye para alcanzar un nuevo valor que dependerá del estado inicial: cero o uno. Las fugas de carga en el condensador obligan a refrescar dicha tensión cada 5 a 10 ms.TEMA 5: Circuitos digitales parásito vQ tiende a elevar su tensión hacia VDD/2. debido a que se han de cargar las capacidades de las líneas B y B. 5. Un uno significa una tensión almacenada de (VDD-Vtn) y un cero.46 es muy popular en la industria: celda de un transistor. 5. los procesos de refresco ocupan un 98% del tiempo de actividad de un chip de memoria. El tiempo de acceso (R/W) viene dominado por el retraso en la lectura. La operación de lectura se realiza activando la línea de palabra correspondiente y precargando la linea de bit a VDD/2. llevando la salida a vQ a VDD. Normalmente. 5-33 .

Q5 y Q6 actuan como interruptores de habilitación. El amplificador solo evalua la diferencia entre vB y vB cuando φs se activa.46.47.B).VDD) dependiendo del bit leido. Las entradas/salidas del amplificador (x.TEMA 5: Circuitos digitales Fig.5: Amplificadores de salida Son fundamentales en la operación de las celdas DRAM y mejoran notablemente la velocidad y área de las SRAM. que se muestra en la parte central de la Fig. 5. Esto permite reducir el consumo de potencia.47. El circuito de precarga y ecualización debe establecer la misma tensión VDD/2 en las lineas de datos vB y vB. 5. Celda de memoria DRAM. Las tensiones a amplificar a la salida de las celdas de memoria estarán en el rango de los mV (30 a 500). 5. Este hecho 5-34 . 5. Circuitos de amplificación y precarga. y el amplificador debe regenerar los niveles lógicos correspondientes (0. que puede llegar a ser elevado ya que existe un amplificador por linea de datos.y) estan conectadas a las líneas de datos (B. Son conocidos con el nombre de circuitos periféricos de memoria. Fig. A continuación analizamos uno basado en la realimentación positiva.4.

3) Se activa el amplificador mediante φs.TEMA 5: Circuitos digitales es crítico. Esto quiere decir que seleccionar la línea W0 significa establecer a la salida del decodificador: W0 = A0 + A1 + A2 (5. A0. pués cualquier diferencia entre estas tensiones podría ser interpretada por el amplificador como un indicativo de cero o uno. Operación diferencial en celdas DRAM Fig. 5.48.9) Si consideramos una puerta NOR de tres entradas. W7. no se necesita transistor de evaluación. Como todas la entradas se suponen que aun estan bajas. Es necesario recalcar que. entre las 2M palabras como respuesta a una entrada de dirección de M bits. En la Fig. 2) Se activa la línea de palabra alta y se evalua la tensión en vB y vB. la salida estará a uno cuando las tres entradas esten a cero (negadas en su selección). . 5. existen 8 líneas de palabras W0. Cada línea de fila tiene un transistor PMOS que se activa durante la fase de precarga (φp). Se utiliza lógica dinámica. A1 y A2. de forma que las líneas de bit regeneren los niveles lógicos adecuados.6: Decodificadores de dirección (filas y columnas) Los decodificadores de dirección tienen por misión seleccionar una de la filas. . Amplificador diferencial en celdas DRAM.4. 5.49 se muestra una matriz de puertas que realiza la función de control de la línea de palabras para tres bits. Para M=3. para este circuito.. las lineas de datos. En consecuencia. Usualmente se toma como alta la línea cuando A0=0 (trabajamos con lógica complementada). La operación 5-35 . para una lectura: 1) se precargan las linea B y B a VDD/2. los terminales de entrada y salida son los mismos. colocando todas la filala a la tensión VDD. que usaba fases de precarga y evaluación).

solo una de las líneas acabará permaneciendo a la tensión VDD. Se conoce como decodificador NOR y no disipa energía estática.49. incrementa mucho la resistencia en el camino de la señal y se vuelve ineficiente. Fig. Para realizar un decodificador de direcciones de bits se puede emplear el decodificador NOR más un conjunto de 2N interruptores o transistores de paso que. Si el número de entradas es grande. De esta manera. La tensión de cada fila permanecerá sin descargar en tanto se respeten los niveles bajos de sus entradas de control (lógica negada). 5. Decodificador de columnas. multiplexen las líneas de bits en una sola línea de datos I/O. Una estructura alternativa es el decodificador de árbol. 5. activados uno solo cada vez. 5-36 . la que representa a la palabra seleccionada. Fig.50.TEMA 5: Circuitos digitales de decofidificación comienza cuando se aplican los bits de palabra y sus complementos. Decodificador NOR.

habrá un NMOS. 5-37 . 5. el transistor NMOS no existe.7: Memorias CMOS ROM: PROM y EPROM Las memorias de solo lectura contienen patrones fijos de datos y se utilizan normalmente para almacenar. Si hay que guarrdar un cero.51. Decodificador de arbol. Fig.4.TEMA 5: Circuitos digitales Fig. Memoria ROM MOS Consiste en una matriz de transistores MOS de canal N. lo cual hace que deban ser optimizados (sistema de precarga). en los microprocesadores. Tiene un consumo de potencia estática no nulo. cuyas puertas están conectadas a las líneas de palabres (8) y en la que cada línea de bit (4) se conecta a la alimentación (VDD) a través de un transistor PMOS (lógica pseudo NMOS). 5. instrucciones de programa del sistema operativo. Las memorias son no-volátiles. Si hay que guardar un uno en una celda. 5. de modo que mantienen la información almacenada inclusive después interrumpir la fuente de alimentación. Memoria ROM con transistores NMOS.52.

TEMA 5: Circuitos digitales Las memorias ROM así concebidas han de ser personalizadas o grabadas antes de la fabricación sobre silicio. a través de componentes especiales como fusibles de conexión que se pueden personalizar. Para borrar la EPROM. (c) Señales de puerta-fuente ántes y después de la grabación. ROM Programables (PROM y EPROM) Las PROM son memorias ROM programables por el usuario. ya que el proceso físico de gabación no es irreversible. (a) (b) (c) Fig. Transistor MOS de puerta flotante. 5. Para poder grabar la información con posterioridad se puede recurrir a procesos de programación por máscaras utilizando una de las mascaras para este objetivo. Se denomina transitor de puerta flotante. (b) Proceso de grabación. es posible introducir carga en la puerta flotante y modificar su estado (de programada a cero a programada a uno). una sola vez. A pesar de ello. Existen sin embargo PROM que pueden borrarse y programarse más de una vez. el proceso de grabación es costoso en tiempo y no debe ser utilizado mas que de vez en cuando. En la Fig.53. se aplica luz ultravioleta que elimina la carga de la puerta flotante.53 se muestra un MOS especial utilizado para tal efecto. (a) estructura. 5. Mediante la aplicación de una tensión muy elevada en la puerta. 5-38 . al tener la puerta sin conectar (flotante).

[GHAU87] Ghausi. Rabaey: Digital Integrated Circuits. 3a edición. a design prespective.: “Circuitos electrónicos discretos e integrados”. 5-39 . [SCHI93] Schilling.L. [HODG88] D. 1996. Hodges and H. Prentice-Hall. 1987. McGraw-Hill. 2006.TEMA 5: Circuitos digitales 5. McGraw Hill. and Belove. Jackson: Analysis and Design of Digital Integrated Circuits.: “Circuitos electrónicos discretos e integrados”. M. Sedra and K. G. 1993. C. [RABA96] J. S.S. 1988. Nueva editorial Interamericana.5 Bibliografía [SEDR91] A. Smith: “Circutos Microelectronicos”. D. Quinta Edicion. McGraw Hill. M.

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