TEMA 5: Circuitos digitales

Tema 5: Circuitos Digitales
INDICE 5.1 Introducción ................................................................................................... 5-2

5.1.1 Circuitos digitales. Familias lógicas ........................................................... 5-2 5.1.2 Caracterización de circuitos lógicos .......................................................... 5-3 5.2 Familias lógicas básicas. Lógica combinacional..................................................5-8 5.2.1 TTL ........................................................................................................ 5.2.2 ECL ....................................................................................................... 5.2.3 CMOS .................................................................................................... 5.2.4 Pseudo-NMOS ....................................................................................... 5.2.5 Lógica de transistores de paso ............................................................... 5.2.6 Lógica dinámica ................................................................................... 5.2.7 BiCMOS ............................................................................................... 5.3 Circuitos lógicos secuenciales ....................................................................... 5.3.1 Circuitos biestables................................................................................. 5.3.3 Flip-flop D. Master-slave ......................................................................... 5-8 5-11 5-14 5-17 5-18 5-20 5-22 5-23 5-24 5-26

5.3.2 Flip-flop SR CMOS. Topologías alternativas ........................................... 5-24 5.3.4 Circuitos multivibradores: Monoestable, astable, osciladores .....................5-27 5.4 Memorias semiconductoras............................................................................... 5-29 5.4.1 Tipos y arquitecturas.................................................................................. 5-29 5.4.2 Organización del chip de memoria............................................................... 5-30 5.4.3 Temporización .......................................................................................... 5-31 5.4.4 Celdas de memoria CMOS RAM (estática y dinámica)............................. 5-31 5.4.5 Amplificadores de salida......................................................................... 5-34 5.4.6 Decodificadores de dirección (filas y columnas)..........................................5-35 5.4.7 Memorias CMOS ROM: PROM y EPROM ............................................ 5-37 5.5 Bibliografía ........................................................................................................5-39

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5.1 Introducción
5.1.1. Cicuitos digitales. Familias lógicas
Se denomina familia lógica, al conjunto de circuitos integrados que son fabricados utilizando una puerta básica determinada. Las características esenciales de cada farmilia lógica son: 1) todos los circuitos de una misma familia poseen propiedades eléctricas y temporales similares, es decir, los mismos parámetros de conmutación. Como consecuencia de esto último, 2) todos los circuitos de una misma familia se pueden conectar entre sí directamente. Para conectar puertas de diferentes familias normalmente hay que utilizar circuitos especiales o etapas de interfase. En función del tipo de transistor utilizado para realizar las puertas, hay dos grandes grupos de familias: - Familias bipolares: Utilizan como base el BJT (Familias TTL, ECL, etc.). - Familias MOS: Utilizan el transistor MOS (Familias NMOS, CMOS, etc.). Además, dentro de cada familia, existen subfamilias que tienen características especiales para mejorar determinados comportamientos específicos necesarios en aplicaciones particulares. Por tanto, a la hora de hacer un diseño habrá que elegir aquella familia y subfamilia que mejor cumpla los requerimientos del mismo, en base a flexibilidad lógica, velocidad de operación, catálogo de funciones lógicas disponibles, ruido, temperatura de operación, consumo de potencia, tensión de alimentación, área y coste final. Otras familias, como la BiCMOS o ArGa, pueden tener interés en contextos muy restringidos y solo los mencionaremos puntualmente. Daremos a continuación unas breves pinceladas sobre la implantación actual de las tecnologías indicadas en la Fig. 5.1, y de sus ventajas e inconvenientes. Posteriormentre, en el resto del tema se analizarán circuitos digitales realizados con cada una de ellas. Las tecnologías CMOS son actualmente las que dominan el mercado de circuitos integrados (ICs) gracias a una serie de ventajas, entre las que sobresale un reducido consumo de potencia frente, no solo a tecnologías bipolaes, sino también a otras alternativas MOS. Básicamente, las tecnologías CMOS han triunfado gracias a varias propiedades: - Los circuitos lógicos CMOS disipan mucha menos potencia que las alternativas BJTs. Esto hace factible una mayor densidad de encapsulado dentro de un mismo chip, sin un incremento de la temperatura excesivo y controlado. - Poseen muy alta impedancia de entrada (puerta del MOS), que puede ser utilizada para el almacenamiento de carga temporalmente en circuitos lógicos de memoria. Inviable en circuitos bipolares.
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- Alta densidad de integración (dimensiones mínimas de hasta 60nm), lo que permite empaquetar en un mismo substrato un número muy elevado de funciones. Son las tecnologías CMOS las que han evolucionado desde unas pocas puertas por chip (SSI, baja escala de integración, menos de 10 puertas), hasta los de media escala (MSI, menos de 100 puertas) y de aquí hasta los circuitos VLSI y ULSI (Very and Ultra Large Scale of Integration) actuales que pueden llegar a contener hasta millones de puertas lógicas. Los circuitos CMOS son substituidos en algunas aplicaciones por las pseudo-NMOS (por analogia con la lógica NMOS) o por la lógica con transistores de paso. A veces, en aplicaciones que requieren elevada velocidad, con baja disipación de potencia, se utiliza la lógica CMOS dinámica. Los circuitos CMOS se usan asímismo en la fabricación de chips de memoria. Las familias lógicas bipolares son (TTL y ECL) poco utilizadas en la actualidad. A pesar de ello, la familia TTL (Transistor Transditor Logic) fue la primera que apareció con capacidad de resolver de forma completa un problema de diseño lógico. En la actualidad es incapaz de competir con la CMOS VLSI. Existen versiones optimizadas para baja alimentación, bajo consumo o elevada velocidad, pero poco utilizadas. Lo mismo le ocurre a la la familia ECL (Emiter Couple Logic), utilizada solo en aplicaciones de muy elevada velocidad de operación, a costa de incrementar notablemente el consumo de potencia y el coste en área de silicio. La familia BiCMOS combina alta velocidad con bajo consumo de potencia. Puede dar soluciones óptimas en algunas aplicaciones que justifiquen el uso de procesos tecnológicos complejos. La familia ArGa (Arseniuro de Galio) permite, a priori, velocidades de operación muy elevadas. No obstante, aún no ha madurado lo suficiente y resulta difícil de controlar tecnológicamente. Tecnologías de IC

Tr de an Pa sist so or es

C di MO ná S m ic a

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Fig. 5.1. Tecnologías de fabricación de circuitos Integrados (IC) Digitales.

5.1.2: Caracterización de un circuito lógico
Los circuitos digitales utilizan señales lógicas para el procesado de la información. Estas señales toman valores discretos (“0” y “1”), que son adimensionales y que cambian,
5-3

P N seu M do O S

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vO VOH VOL VIL VIH vI Fig.Parametros de conmutación estáticos. se componen de tensiones e intensidades. La caracterización de un circuito lógico supone relacionar las señales eléctricas. Parámetros de conmutación estáticos.Parametros de conmutación dinámicos. . .vI). teniendo en cuenta naturaleza eléctrica de las estas señales. Por contra. con el modelo lógico empleado en circuitos digitales. regidos por un ciclo de reloj o máquina.Parametros energéticos.TEMA 5: Circuitos digitales generalmente. las señales eléctricas que soportan físicamente a las digitales. Definiciones de los niveles lógicos a la entrada y la salida de una puerta lógica (inversor). Para ello se definen una serie de parámetros (denominados parámetros de conmutación) y variables adecuada que modelen el comportamiento de los circuitos digitales en función de su realización y permitan distinguirlos a unos de otros dependiendo de sus prestaciones. Están relacionados con la característica de transferencia estática (DC) de una puerta lógica (tensión de salida vs tensión de entrada vO . Podemos definir tres grupos de parametros de comportamniento: . Se definen las tres regiones: 1) Región de entrada baja: vI < VIL 2) Región de transición: VIL < vI < VIH 3) Región de entrada alta: VIH < vI También se pueden definir los valores extremos y típico: 5-4 . reales.2. Se pueden dividir en los siguientes grupos: a) Tensiones de nivel bajo y alto. 5. que evolucionan en el tiempo a una determinada velocidad. Producto potencia-retardo. Potencia estática y dinámica.

b) Tensiones umbrales.max 0 Fig. Definición gráfica de los márgenes de ruido. y ha de ser evitada.VIH.min: mínimo valor que es reconocido a la salida como un uno lógico.VOH. VOL. VIH.max VOH. 5.max: máximo valor que es reconocido a la salida como un cero lógico.max . VOL. VIL.max: máximo valor que es reconocido a la entrada como un cero lógico (pendiente -1).min > VIH.min .min VIL.max 5-5 . b) Rango de valores de entrada amplios.mim VIH.max < vI < VIH.max < VIL. VOL.min c) Márgenes de ruido.min: mínimo valor que es reconocido a la entrada como un uno lógico (pendiente -1).tip: valor nominal del cero lógico. Definen la región de incertidumbre o de transición. Margen de ruido del nivel ALTO: NMH = VOH.min VDD vI vO VOH.3. VIL. Condiciones: a) Región de incertidumbre estrecha. VOH.TEMA 5: Circuitos digitales VOH. Establecen la sensibilidad de un circuito lógico al ruido eléctrico.tip: valor nominal del uno lógico.max NMH Incertidumbre NML VOL.min Margen de ruido del Nivel BAJO: NML = VIL.

5. Caracterizan de diversas formas los retrasos en las transiciones de uno a cero y viceversa. . tR VH tF VL b) tiempos de propagación.Tiempo de propagación de nivel alto a bajo en la salida. Fan-out: Número máximo de puertas lógicas que puede atacar una dada. sin degradar su operación lógica. Tiempos de subida y bajada. Ambos están relacionados con el mantenimiento de los niveles lógicos adecuados a la entrada y a la salida.Tiempo de bajada: tF vO 90% 10% Fig. a) tiempos de transición. Tiempos de propagación de nivel bajo y alto. d) Fan-Iin y Fan-out.Tiempo de subida: tR . . 5-6 .TEMA 5: Circuitos digitales Los márgenes de ruido han de ser lo más elevados posibles.4. 5. como consecuencia de una conmutación en la entrada: tPLH .5. como consecuencia de una conmutación en la entrada: tPHL vI VL 50% tPHL vO tPLH VH 50% VL Fig. es decir. Fan-in: Número máximo de puertas lógicas que se pueden conectar a una dada sin degradar la operación lógica de esta última. Parámetros de conmutación dinámicos.Tiempo de propagación de nivel bajo a alto en la salida. la velocidad de los circuitos digitales.

Se suele expresar como potencia media en un periodo de reloj (segundos).3) (5.Tiempo de propagación: t PLH + t PHL t P = --------------------------2 Parámetros energéticos. Existen dos contibuciones a la potencia media consumida: Potencia estática: es la potencia media que consume el circuto mientras no se produce ningún cambio en las entradas/salidas o señales de reloj. Está relacionada con la la cantidad de energía que consume circuto para realizar adecuadamente la operación. Potencia dinámica (o de conmutación): es la potencia media que disipa la puerta lógica como consecuencia exclusiva de los proesos de conmutación o cambio de estado lógico. Asociada a la potencia media se define el producto potencia-retardo.1) y se mide en Julios [J].Tiempo de transición: tR + tF t T = -------------2 . Un valor bajo de DP implica una velocidad de conmutación elevada. Una gestión óptima de la potencia ha de anular el consumo de potencia estática y reducir al máximo la dinámica.2) (5. (uno y cero lógicos). con un bajo consumo de potencia. Es una figura de mérito asociada a la cantidad de energía necesaria para llevar a cabo una transición de estado lógico. 5-7 . DP = P media ⋅ t P (5. Se asocia al consumo de energía de los niveles alto y bajo.TEMA 5: Circuitos digitales . La potencia media total es la suma de ambas. Se define como.

o cero lógico.2V) .1: Familia TTL (Transistor Transistor Logic) El inversor TTL básico se muestra en la Fig. situando la base de Q1 a 0.2. Este estudio permite evaluar la velocidad de conmutación del inversor. Inversor TTL básico. 5.2: Familias lógicas 5. La intensidad de colector tiende a ser positiva. si la intensidad de base de Q1 tiene el valor suficientemente alto como para llevar a Q3 a saturación. haciendo que Q3 este en zona de condución. debido a que la unión base-emisor conduce.2V que es un valor bajo salida. como la intensidad de base solo puede ser positiva. la unión base emisor de Q1. así como las propias capacidades internas del circuito. Esto significa que la salida era igual a VCC (5V) y debe pasar a vCEsat (0.6. Veremos cómo se comporta este circuito en los transitorios. 5.9V aproximadamente. En este caso. a) vI pasa de 0 a 1 lógico. Es necesario para ello tener en cuanta la carga capacitativa CL a la salida del circuito que aparece como resultado del modelado las capacidades parásitas asociads a los posibles circuitos conectados a dicha salida. esta polarizada directamente.TEMA 5: Circuitos digitales 5. La unión BE de Q1 está en polarización inversa y la BC en polarización directa. en concreto saturación. un uno lógico. VCC R RC vO vI Q1 Q3 Fig. lo cual nos indica que este transistor está en activa inversa (ZAI). La salida se hace entonces igual a VCC o equivalentemente. En él se incluyen dos transistores Q1 y Q3. iC1 e iB3 se anulan. la evolución del circuito cuando las entradas conmutan de estado. Las intensidad de colector de Q1 es negativa e igual a la de base de Q3. vI=5V). vI=0. La entrada al circuito es el emisor de Q1 y la salida por el colector de Q3.6. es decir. llega un momento en que ambas intensidades. provocando el corte de Q3. Sin embargo. b) Si vI = 0 (es decir. lo que es lo 5-8 . Por tanto la salida es VCE = 0.2V). Para demostrar que este circuito funciona como un inversor suponemos las dos estados de entrada: a) Si vI = 1 (es decir.

(b) Transitorio de carga.8. 5. aunque tiene la desventaja de necesitar dos entradas a los transistores Q3 y Q4 (las señales V1 Y V1* en la Fig. obteniéndose la etapa de salida en totem-pole que se muestra en la Fig. Esto lo hace a través de Q3 como se muestra en la Fig. Etapa de salida totem-pole con carga capacitiva.2V hasta 5V (0 hacia 1). el diodo es necesario para que Q4 se corte asegurando el buen funcionamiento del circuito. b) vI pasa de 1 a 0 lógico.7b. Estos procesos son muy lentos. por lo que el condensador. VCC=5V R1=4KΩ R2=1. VCC vO RC CL vO Q3 CL (a) (b) Fig. Inversor TTL básico: (a) Transitorio de descarga. la estructura TTL básica modifica su etapa de salida cambiando el pullup pasivo por uno activo Q4. Esto lo hace a través de Rc. 5. Estas dos señales se obtienen mediante otra etapa con el transistur Q2 denominada divisor de fase.7a. el condensador CL estaba cargado y se debe dercargar.7. sobre todo la carga de CL a través de Rc. 5-9 . Ahora la situación es la contraria y la tensión de salida ha de evolucionar desde un 0. 5.8. que además implica llevar el transistor Q3 desde saturación a corte previamente. proceso que es costoso en tiempo. En el circuito completo.8). hace que la carga de CL sea más rápida. como se muestra en la Fig. Esto. 5. ahora descargado. Para acelerarlo.TEMA 5: Circuitos digitales mismo. 5. debe cargarse. 5.6KΩ R3=130Ω Q4 D V1* Vi Q1 Q2 V1 Q3 Vo CL R4=1KΩ Fig.

Además con este estado de los transistores. v C 2 = v CE 2 + v BE 3 = 0. VCC=5V R1=4KΩ R2=1. 8 = 1 V (5. a) Si todas las entradas están a nivel alto. los emisores quedan cortados y circula corriente desde VCC a través de Rl y de la unión BC de Ql hacia la base de Q2. Vamos a comprobar que cumple la función NAND. En estas condiciones.9. tiene tantos emisores como entradas tenga la puerta. la tensión en la base de Q1 es del orden de 0. En este caso. Esto lleva a saturación al transistor Q4 y la salida será un valor alto. b) Alguna entrada tiene valor bajo. y se muestra en la Fig. correspondiente dando lugar a una intensidad de base del transistor Ql procedente de VCC y que sale al exterior a través de la unión BE de este transistor (es por tanto una intensidad saliente).9 V insuficiente para hacer conducir a Q2 y Q3 que por tanto estarán cortados. El elevado valor de esta corriente de base de Q2 es suficiente para llevar para a saturación. es decir. tanto a este transistor como a Q3 por lo que la salida es VCEsat de Q3 y por tanto un valor bajo. En este caso.4) y esa tensión no es suficiente para polarizar directamente a la unión BE de Q4 y al diodo por lo que esa rama está abierta y la salida es efectivamente un valor bajo. el valor de la tensión de colector de Q2 será.9.6KΩ R3=130Ω Q4 D vI1=VOH vI2=VOH Q1 Q2 Q3 vO R4=1KΩ Fig. El funcionamiento es similar al de la puerta NAND. Se observa en ella que el transistor de entrada es multiemisor. 2 + 0.10. La puerta NOR TTL La puerta NOR TTL tiene la estructura que se muestra en la Fig. 5. la unión BE conduce. Aquí el transistor de entrada no es multiemisor. 5. Puerta NAND TTL básica.TEMA 5: Circuitos digitales La puerta NAND TTL básica La puerta NAND básica sigue la misma estructura que el inversor TTL. 5. sino que existe 5-10 .

5. Inversor ECL básico.11 se muestra el inversor básico. VBB. Puerta NOR TTL de dos entradas. con tiempos de propagación menores de 1 ns. VCC y VEE.TEMA 5: Circuitos digitales un transistor Q1 por cada entrada y los divisores de fase Q2 están en paralelo de forma que basta con que uno de los dos conduzca para que la salida sea baja. Consta de un circuito de entrada constituido por un amplificador diferencial y una etapa de salida basada en un circuito seguidor de emisor que actúa como separador y restaurador de nivel.10. Cualquiera de las fuentes. El inversor ECL básico En la Fig.24KΩ Q1 Q2 300Ω Q3 Q4 NOR OR Seguidor de emisor 2KΩ 2KΩ VEE Fig.2. 5.2: Familia ECL (Emiter Couple Logic) La familia ECL (Emitter Coupled Logic) es considerada como la más rápida actualmente. 5. pueden llevarse a tierra. Se trata de circuitos en los que se evita la saturación de los transistores bipolares con lo que disminuye el tiempo de conmutación. 5.11. VCC=5V 4KΩ 1. Amplificador diferencial VCC 270Ω y1 y2 vI VBB 1.6KΩ 125Ω A 4KΩ B D A+B 1KΩ Fig. Sin embargo siempre tiene 5-11 .

b) vI es alta. En cualquier caso. Función OR y NOR con lógica ECL Para conseguir la función OR o NOR de varias entradas. Este valor es suficiente para hacer conducir al transistor Q4 en zona activa directa y el valor de salida por el terminal OR es.5) 5-12 . Por otra parte.12. la salida NOR es la inversa de la entrada y el funcionamiento del circuito se basa en la conmutación entre el estado de los transistores Q1 y Q2.Rc ic. Por tanto. se observa que la función de Q3 y Q4 es simplemente desplazar los valores de tensión que tienen en la base para hacerlos compatibles con los niveles lógicos de entrada de la familia.TEMA 5: Circuitos digitales que cumplirse que VCC > V BB >V EE. v OR = V y 2 – v BE = V CC – i C R C – v BE que es un valor bajo. la cual es muy rápida ya que los transistores no entran en saturación en ningún momento. Ahora el transistor Q1 conduce y la tensión en el emisor será vI -vBE1 > VBB por lo que el transistor Q2 se corta. Igualmente la señal en es y2 es VCC y después de pasar por el seguidor de emisor la salida vOR es alta. Vamos a demostrar que se comporta como un inversor. (5. el transistor Q2 está conduciendo y el valor de las fuentes y de en zona activa directa con lo que el valor de la señal en y2 es VCC. La situación por tanto es simétrica de la anterior: la señal en y1 es la tensión de colector de un transistor en activa directa por lo que vNOR baja después de pasar por el seguidor de emisor. La mayor inmunidad al ruido se consigue cuando es VCC la que se conecta a tierra. Por otra parte. se conectarán como se muestra en la Fig. el margen de ruido es bajo en este tipo de circuitos que tiene además. El principio de operación de este tipo de circuitos es introducir por la base de Ql la tensión de entrada y por la de Q2 una tensión fija de referencia vBB. 5. a) vI es baja y menor que VBB: En ese caso el transistor Q1 está cortado con lo que 1a señal en y1 es VCC y la salida por el terininal NOR es V CC -vBE4 cual es un valor alto. de referencia. muy poca diferencia entre niveles lógicos.

B y C en la figura. La familia ECL permite lógica cableada OR ya que en su etapa de salida tiene pull-up activo y pull-down pasivo. También se observa en esta gráfica la poca separación entre los niveles y el bajo margen de ruido. Se cumple por tanto la función OR y NOR de las entradas.13. 5-13 . Así mismo y2 está en ALTA y la salida OR es ALTA.24KΩ VEE Q1 Q2 300Ω Q3 Q4 NOR OR 2KΩ 2KΩ Fig. 5. Por tanto y1 está en ALTO y la salida NOR es ALTA. 5.TEMA 5: Circuitos digitales VCC 270Ω y1 y2 C Q1 B Q1 A VBB 1. OR/NOR ECL de tres entradas. lo que hace que Q2 esté en activa. Los terminales A. A la salida se obtendrán las funciones OR y NOR de estas entradas. Las curvas de transferencia típicas de esta familia se muestranen la Fig. El modo de funcionamiento es el siguiente: a) Todas las entradas tienen valor BAJO: Entonces todos los transistores de entrada estarán cortados. La situación es la contraria de la anterior e y1 está en BAJO y la salida NOR es BAJA. b) Alguna entrada es ALTA. Todo ello la hace una familia incomoda para trabajar con ella por lo que se utiliza básicamente cuando se requiere mucha velocidad ya que en ese aspecto son actualmente insuperables. Así mismo y2 está en BAJO y la salida OR es BAJA.12. Se observa que sus niveles ALTO y BAJO son muy diferentes a los de otras familias por lo que se trata una familia de difícil conexión a otras. son las entradas de una puerta ECL. El transistor de entrada correspondiente conduce por lo que se corta el Q2.

A la vez. eliminando todo camino a la alimentación VDD.2. la salida depende en cada momento de las entradas actuales. impidiendo que ambos caminos (al nivel alto y bajo) esten activados simultáneamente. y una equivalente para el nivel alto (pull-up) constituida por transistores PMOS. Al igual que en el inversor CMOS. la red PUN deberá estar desactivada.14. 5. La red PDN conducirá con todas aquellas combinaciones que requieran un valor de Y=0. Puerta lógica CMOS de tres entradas. establecienndo un camino a tierra. Fig. Las dos redes se activan por variables de entrada.TEMA 5: Circuitos digitales Fig. 5. careciendo de memoria o realimentación alguna. De igual modo. se dispone un red de polarización del nivel bajo (pull-down) formada por transistores NMOS. de forma que trabajen de forma complementaria. todas las combinaciones que demanden 5-14 .14.13: Curvas de transferencia de la familia ECL. 5. En estos circuitos. 5. La estructura básica de estos circuitos se ilustra en la Fig.3: Circuitos CMOS Se van a considerar a continuación la realización de circuitos lógicos combinacionales basados en el comportamiento del inversor CMOS estudiado en el tema 4. con sus redes de polarización de los niveles alto y bajo.

Esto significa que la PDN ha de estar compuesta por dos NMOS en paralelo.6) Se aprecia como la red PDN ha de conducir para valores positivos de las entradas. Por ello. cada uno de ellos gobernados por A y B. 5. Las funciones OR y AND pueden establecerse mediante conexiones en paralelo y serie respectivamente.TEMA 5: Circuitos digitales Y=1. Para mayor número de entradas. Puerta NOR CMOS de dos entradas La función lógica a realizar es la siguiente: Y = A+B = A⋅B (5. es decir. La red PDN se compone de transistores NMOS.15. derivando en valores de cero en la salida. activados con niveles altos de las entradas A y B. Fig. Conexiones serie y paralelo con transistores NMOS y PMOS. El circuito resultante se muestra en la Fig. compuesta por transistores PMOS. 5.16a.15. Ambas redes invierten por tanto la señal Y respecto de las entradas. basta con incrementar en uno el número de transistores NMOS (PMOS) en parlalelo (serie) por cada nueva entrada. 5. conectarán la salida con VDD. La red PUN solo se activará en el caso de que simultáneamente las dos entradas se anulen. eliminando toda ruta a masa desde la salida. mientras que la red PUN. como se muestra en la Fig. 5-15 . se habrá de producir una conexión serie de transistores activados por nivel bajo (PMOS). desactivando PDN. se activa con niveles bajos de las entradas A y B.

y el paralelo de: un NMOS controlado por B. (b) NAND CMOS de dos entradas. o B=0 y a la vez CD=0. Para la activación de PUN. con dos NMOS en serie controlados por C y D. La red PUN se puede deducir de la misma manera: Y será igual a uno siempre que A=0. Esto nos lleva a una conexión de un PMOS controlado por A. 5. puede ocurrir que cualquiera de las entradas este en nivel bajo. Se puede considerar la función. Puertas CMOS complejas A partir de este método se puede sintetizar cualquier función combinacional más compleja.16.7) Las combinaciones de entrada que requieren nivel bajo a la salida (PDN) son aquellas que exigen A y B altos. Esto quiere decir que en la red PDN habrán de existir dos transistores en serie.8) que establece un cero en la salida siempre que.TEMA 5: Circuitos digitales Fig. Y = A ⋅ (B + C ⋅ D) o Y = A ⋅ (B + C ⋅ D) (5. Puerta NAND de dos entradas La función lógica a realizar es la siguiente: Y = A⋅B = A+B (5. cada uno cotrolado por una de las entradas. en paralelo con un el conjunto serie de un PMOS controlado por B y el paralelolo de dos PMOS controlados por C y D. (a) NOR CMOS de dos entradas. Este análisis define para PDN la conexión serie de un NMOS controlado por A. por lo que necesitaremos dos PMOS en paralelo. B=1 o C=D=1. A=1 y a la vez. Para ello es necesario sintetizar las redes PDN y PUN a partir del análisis de la función lógica. simultáneamente. El circuito se puede ver 5-16 .

Realización CMOS de una puerta compleja. Estructura de una puerta pseudo NMOS 5-17 . los pseudo-NMOS pueden aportar alguna ventaja en situaciones especificas en las que área y velocidad sean determinantes. mientras que el elemento de carga puede ser un transistor PMOS o NMOS conectado en diferentes configuraciones. La estructura básica del inversor pseudo-NMOS se muestra en la Fig.4: Circuitos Lógicos Pseudo-NMOS Los circuitos lógicos NMOS surgieron con anterioridad a los CMOS.2. En circuitos CMOS estos parámetros se degradan notablemente cuando el número de entradas se incrementa mucho. cuando las limitaciones tecnológicas impedian fabricar simultáneamente transistores NMOS y PMOS. Fig. 5.18.17. debido a la necesidad de incrementar en dos transistores por cada entrada nueva del circuito.18. 5. 5. En ella solo aparece un transistor NMOS (PDN para varias excitaciones) conectada a las entradas. 5. A pesar que mayoritariamente hoy en día se emplean los circuitos CMOS. Ejemplo: realizar una puerta XOR con circuitos CMOS. La concepción de PDN es idéntica que para el caso CMOS visto en el apartado anterior.TEMA 5: Circuitos digitales en la Fig.17. pero nunca controlado por las entradas. Fig. 5.

o por ambos a la vez. Los conmutadores pueden ser realizados por transistores NMOS o PMOS.20. (b) Y = A(B+C). El resultado es simple y práctico. si se trata de puertas CMOS.20. 5. 5.B. Realización NMOS y CMOS de compuertas lógicas utilizando transistores de paso: Y = A. conectando los nudos de entrada y salida. Se conoce con el nombre de lógica PTL (Pass Transistor Logic) o lógica de puertas de transmisión. 5. Puede apreciarse en la Fig. (a) NMOS y (b) CMOS.C. Compuertas lógicas realizads con transistores de paso: (a) Y = A.TEMA 5: Circuitos digitales La degradación del nivel de cero lógico hace que el consumo de potencia estática se incremente en este tipo de realizaciones. 5. Fig.21.C. Fig. Puertas NOR y NAND de cuatro entradas pseudo-NMOS.5: Circuitos lógicos de transistor de paso Se pueden realizar implementaciones de funciones lógicas mediante la combinación serie y paralelo de conmutadores controlados por variables lógicas de entrada. Diseño de decodificadores de dirección en chips de memoria o memorias de solo lectura.2.19. 5-18 . por ello deben usarse en aplicaciones en las que la salida este la mayor parte del tiempo en estado alto. 5. Fig.

5. añadiendo una camino a tierra. El proceso de carga se ve degradado como consecuencia del corte del transistor NMOS al alcanzar la tensión VDD-Vt en la salida.22 (b) lo resuelve. Puertas de transmisión con transistores NMOS: Fig.B. 5.23 se muestran los transitorio de carga y descarga del uno y cero lógico en un circuito PTL NMOS.23. Fig. En esa situación el canal del NMOS se vacia y vO no se carga más. En la Fig. El efecto de degradación del uno lógo puede resolverse mediante técnicas de circuito. Y=A. 5. En la Fig.22.22. El circuito de la Fig. 5-19 .B no tiene garantizado el correcto establecimiento en del nivel bajo. aparece un posible circuito en el que Y=A. Sin embargo. 5. Circuito PTL con transistores NMOS. 5. durante el proceso de descarga no ocurre este efecto debido a que el canal siempre esta creado (b).TEMA 5: Circuitos digitales La lógica PTL exige que todos los nudos del circuito tengan un camino de baja impedancia a tierra y VDD para garantizar el correcto establecimiento de los niveles lógicos. (a) Circuito con puertas de trasmisión y problemas de establecimiento del nivel bajo (b) solución.

Estos nudos han de ser refrescados con periodicidad para reponer las pérdidas originadas por las fugas de carga. 5. 5. las señales de control han de estar presente en doble-rail. Suponen una solución tecnológica a la realización de PTLs que no degrada los niveles lógicos. es decir.24. Fig.25 pueden verse varios ejemplos:. conectados en paralelo. Principio de operación: Los circuitos dinámicos se componen de una red de polarización 5-20 . 5.25.2. Fig.24. Como contrapartida. 5. En la Fig. (c) Puertas AND/NAND. que permite un perfecta transmisión de los niveles lógicos en ambos sentidos.TEMA 5: Circuitos digitales Puertas de transmisión con transistores CMOS: Fig. Realización CMOS de circuitos PTL. 5. Cada conmutador controlado por tensión se compone de dos transistores: uno NMOS y otro PMOS. (a) Multiplexor 2:1 (b) Función XOR.6: Lógica dinámica Se trata de circuitos lógicos en los que la carga eléctrica queda almacenada (atrapada) en determinados nudos internos (nudos de impedancia infinita). en forma negada y no negada. Necesitan de una señal de reloj que actue con una determinada frecuencia mínima.

ya que se trata de etapas inversoras. φ.27. Esto provoca que Q2 (NMOS) tienda a cortarse. Durante la fase de evaluación.TEMA 5: Circuitos digitales de nivel bajo (PDN) diseñada para realizar una operación lógica. con la Lógica Dominó. descargardo CL1. Las señales correctas serían Y1=0 e Y2=1. Su principio de operación es el mismo que el de las puertas lógicas 5-21 . Consideremos A=1. y de dos transistores Qn y Qp. Conexión en cascada de dos puertas lógicas dinámicas. Sin embargo. Si φ se activa. CL2 habrá perdido carga (descargado) en tanto no se alcance este valor. Fig. B y C del circuito. a medida que se aproxima al valor de su tensión umbral. de manera que su valor final se alejará significativamente de VDD. Mientras φ está en nivel bajo. Problema: Conexión en cascada de compuertas lógicas dinámicas. (a) Estructura básica de circuitos NMOS dinámicos. dependiendo de las entradas A. ambos nudos de salida se colocan a la tensión VDD como consecuencia d ela activación de Qp1 y Qp2. controlados por una señal de reloj. En este circuito se advierte como durante la fase de precarga. tal como se ilustra en la Fig. Fig. decimos que estamos en la fase de precarga. Qn conducirá y la salida se modificará o no. (c) Función lógica. Lógica Domino Constituye una alternativa a la diseño lógico con puertas dinámicas que permite su conexión en cascada. Este problema puede resolverse mediante la modificación de esto circuitos.26. Decimos que nos encontramos en la fase de evaluación.27. y el nudo de salida se coloca la tensión VDD. Ocurre cuando conectamos compuertas en serie. (b) Reloj. La capacidad CL es la capacidad total de nudo de salida. 5. la señal Y1 tiende a cero desde VDD. haciendo irreversible la recuperación del nivel lógico del uno. 5. 5.

El inversor BiCMOS Posee una etapa de entrada CMOS (QP y QN) gobernada por la señal vI y una etapa de Fig. Por contra. 5.2. (b) Conexión serie (b) Señales de excitación y salida. 5. También resulta una tecnologia apta para la realización de funciones analógicas. Fig. 5.28. pero añade un inversor CMOS estático a la salida (Fig. con elevada velocidad (grandes corrientes) para atacar elevadas cargas capacitivas en tiempos reducidos. alta impedancia de entrada y grandes márgenes de ruido de los CMOS.7: Familia BiCMOS Combina circuitos con transistores bipolares y CMOS para la realización de circuitos lógicos digitales en un mismo chip. haciéndolas a la vez complatibles con el proceso de precarga. (a) estructura. la necesidad de realizar mayor número de máscaras durante el proceso de fabricación hace que estas tecnologias sean más caras. Lógica dominó. La idea es desacoplar la salida de la primera etapa con la entrada de la segunda.28).TEMA 5: Circuitos digitales dinámicas. El objetivo final es incorporar las ventajas de cada dispositivo en uno solo: bajo consumo de potencia. 5.29. 5-22 . Inversores BiCMOS.

. Para realizar un circuito con memoria. Puerta NAND BiCMOS.Q2).Realimentación positiva. Mientras tato Q2 permanece cortado ya que su base no conduce al estar QN off. reduciendo a su vez la disipación de potencia estática. Se utilizan en la realización de microporocesadores. y en consecuencia de los márgenes de ruido. y de sus valores previos. Por lo tanto. capaces de guardar un bit de información durante un tiempo indefinido: circuito secuencial estático. se puede recurrir a dos métodos: . El circuito dela Fig.29(c) muestra una verión mejorada del inversor BiCMOS. En este caso la salida solo llega hasta vBE voltios. RAM estáticas y matrices de puertas [alvarez 1993]. solo llega al valor VDD-VBE(on) (salida tipo totem-pole).TEMA 5: Circuitos digitales salida compuesta por transistores bipolares (Q1. en la que se han incorporado dos resistencias R1 y R2 que permiten aproximar los niveles lógicos a VDD y tierra respectivamente. 5.30. La evolución es similar para una entrada alta. podemos deducir que se produce una degradación de los niveles lógicos. es decir. haciendo que la salida tienda a alcanzar la tensión VDD. La parte bipolar funciona como etapa de salida. Compuertas lógicas BiCMOS Su concepción es similar a la de una CMOS o NMOS en lo que se refiere a la parte MOS. Para evitar su descarga como 5-23 .Mediante un condensador cargado (1) o descargado (0). 5. Cuando Qp esta activo (nivel bajo de la entrada) el transistor Q1 conduce una corriente elevada. 5. el valor de su salida depende del valor presente de la entrada.3: Circuitos Lógicos Secuenciales Los circuitos lógicos secuenciales se definen como aquellos circuito lógicos que incorporan memoria. No obstante. Fig. Requieren de una señal de reloj para la sincronización de su operación. derivando hacia circuitos denominados Biestables. necesario para mantener en activa a Q2.

31. se compone de dos inversores lógicos realimentados. El punto B. tendrá un nivel bajo o alto respectivamente.32. Está compuesto por dos puertas NOR de dos entradas realimentadas.3. R=1) si es Q=0. y atacando con una señal vW. es necesario regenerar o refrescar la mamoria. El flip-flop puede estar iniciado (S=1. 5. El circuito biestable. La solución gráfica se puede obtener superponiendo la señal de salida vZ y la recta vZ=vW que se obtendría si cerraramos el lazo.2: Flip-flop RS CMOS Se trata del flip-flop mas simple que se conoce. 5. Es necesario. rompiendo el lazo de realimentación. Vamos a esudiar este tipo de circuitos a continuación. Además. Fig. 5. salida del otro inversor. la salida almacena indefinidamente el estado que posee. junto con el mecanismo de disparo se denomina flip-flop. El circuito tiende a estar siempre en uno de los estados estables (A o C) evitando el inestable (B que tiende a abandonar).3. en función del nivel de vZ (alto o bajo) la señal vX. por tanto. 5. o en estado de memoria (R=S=0). por lo que este circuito nos suministra simultáneamente la salida y su complemento. 5. Denominado así por trabajar a modo de set/reset. Si el sistema no recibe ninguna excitación. reseteado (S=0. La segunda entrada de cada puerta NOR nos sirve como entrada de disparo (R y S). La combinación R=S=1 esta prohibida y 5-24 . como se ilustra en la Fig. tratándose de una memoria dinámica o de circuitos secuenciales dinámicos. y los puntos A y C estables. En su versión mas simple. R=0) cuando la salida es Q=1. Existen tres puntos solución del sistema o de equilibrio. inestable. Biestable. en cuyo caso.TEMA 5: Circuitos digitales consecuencia de las corrientes de fugas. Su composición y tabla de verdad se muetran en la Fig. permanerá indefinidamente en el estado presente. Su funcionamiento se puede deducir a partir del funcionamiento de un inversor simple.31.1: Circuitos Biestables Se trata de elementos de memoria básicos. idear una manera de “disparar” el biestable para modificar su estado.

deberán de cumplirse algunas condiciones: 1: Las dimensiones de los transistores Q5 y Q6 han de ser lo suficientemente grandes para que la tensión vq se situe por debajo del umbral (VM) que reconoce el inversor (Q4.33. Solo ocurrirán cambios de estado en las situaciones en las que φ=1. Fig.32.33. Flip-flop RS con puertas NOR. Se puede encontrar una versión simplificada en la que las entradas R y S estan en serie con la señal de reloj. 5. y algunas de las señales R o S esten altas. 5-25 . Un circuito alternativo con puertas de transmisión se utiliza habitualmente en celdas básicas de memoria estáticas. 5. φ. Así aparecen en al Fig. utilizando dos inversores acoplados. encargada de sincronizar los cambios de operación del flip-flop. Es posible también una implementación alternativa con puertas NAND de dos entradas. de acceso aleatorio (SRAM). Para que estos cambios ocurran. Fig. Circuito CMOS RS La implementación CMOS de un biestable RS puede obtenerse directamente a partir de los apartados anteriores. 2: las señales de set (reset) deberán de estar altas un tiempo suficientemente grande como para que la realimentación se haga cargo del proceso de conmutación. Ancho de pulso mínimo. Flip-flop RS CMOS.TEMA 5: Circuitos digitales no se utiliza.Q3) como cero lógico. 5.

Además. la señal de control cierra o abre el lazo de realimentación positiva. Tiene una entrada de datos. que ha de ser la misma. se cierra el lazo y la señal Q se conecta a la entrada de G1. Se conoce con el nombre disparo por flanco positivo. La implementación muestra como. Si el reloj pasa a estado alto. De este modo. A la vez. Fig. Circuito flip-flop D.35.TEMA 5: Circuitos digitales Fig. 5. Mas concretamente. Flip-flop RS CMOS con puertas de transmisión. Es importante que las dos fases de del reloj (negada y no negada) no sean uno simultáneamenta. Exactamente coincidiendo con el valor de D antes del flanco de bajada. el circuito está en estado de memoria o reposo. dos salidas complementarias. la entarda D se conecta al primer inversor y se almacena en la capacidad de dicho nudo. la señal de salida Q varía con D. Así. y otra de reloj. Un problema inherente a este tipo de realizaciones es que mientras se esta cargando la entrada D en el nudo de entrada. D. Si el reloj está bajo. el lazo se cierra cuando el reloj se encuentra a un nivel bajo. la salida adquiere el estado que poseía en la entrada D justo antes del disparo de reloj. Si conectamos en cascada varias etapas de flip-flop D tenemos una variación continuada de la salida que puede provocar 5-26 . Cuando se baja el reloj a 0. la salida Q es igual a la entrada (dos veces invertida). cuando el reloj esta alto. 5. Se dice que han de ser no-solapadas. La entrada D se conecta al flip-flop a través de un interruptor activado por el nivel alto del reloj.34.3: Flip-flop D CMOS Representa una alternativa simple para la realización de flip-flops. el lazo se ha abierto.3. en este caso. por lo que el lazo se cierra sobre uno de los puntos estable (A o C). 5.

Existen otros tipos de circuito mulivibradores: monoestable y astable. al cual puede ser conducido.4: Circuitos multivibradores: monoestables.TEMA 5: Circuitos digitales cambios no deseados sobre la siguiente etapa. Circuito monoestable. 5. 5.37. Se comporta como un oscilador de periodoT=T1 + T2. Fig. en los que tiende a permanecer durante intervalos de tiempo T1 y T2. 5. osciladores El biestable es un circuito multivibrador con dos estados estables. Fig. El multivibrador monoestable posee un estado estable. Configuración Master-Slave. El multivibrador astable no tiene estados estables. T. sino dos estados casi estables.36. astables. en el que puede permanecer indefinidamente. pudiendo permanecer en él un tiempo determinado.36. 5. y otro casi estable.3. La solución para ello es la configuración masterslave (maestro-esclavo) en la que las señales de reloj de etapas sucesivas etan compuestas por señales de reloj no solapadas. Este hecho hace que pueda ser utilizado como generador de pulsos de una deteminada duración. tal omo se ilustra en la Fig. 5-27 . Puede ser utilizado como generador de pulsos periodicos.

la señal vI de entrada suministra el flanco de subida para el comienzo del pulso.40. 5.TEMA 5: Circuitos digitales Circuito CMOS monoestable Se muestra una realización CMOS de un circuito vibrador monoestable. 5-28 . Circuito astable. En la Fig.40. Formas de onda relacionadas. Fig.38. 5. 5. Circuito CMOS astable En el circuito astable de la Fig. 5.39. Fig. la señal de salida oscia indefinidamente con un periodo de oscilación T dependiente del producto RC. La anchura del mismo dependerá de la constante de tiempo impuesta por el circuito RC. Circuito monoestable. 5. y se puede controlar por diseño.39. Fig. Circuito monoestable: formas de onda.

Suele ser de acceso aleatorio (Random Acces Memory. salvo un retraso. 5. el inversor de la entrada verá siempre una tensión en su entrada compatible con la salida que posee en ese momento. En ellas los datos estan solo disponibles en la secuencia u orden en la que 5-29 .TEMA 5: Circuitos digitales Circuito oscilador de anillo La realización de un oscilador de anillo se puede obtener a partir de un número impar de inversores conectados en serie y convenientemente realimnentados. La salida del último inversor se conecta a la entrada del primero.1: Tipos y arquitecturas Los ordenadores y gran mayoría de equipos electrónicos requieren de elementos de memoria para guardar datos y/o instrucciones de programa. Podemos encontrar básicamente dos tipos: .Memoria de almacenamiento masivo. 5. y generalmente corto. El periodo de oscilación dependerá de los tiempos de propagación de los inversores y puede ser controlado por diseño del inversor y con el número de los mismos colocados en serie. RAM). En la Fig. y se definen como aquellas memorias en las que el tiempo requerido para acceder (guardar o leer) a ellas es independiente de su localización física.41 se muestra un oscilador de anillo de formado por tres inversores en serie.41. De este modo. Oscilador de anillo.4. . 5. generalmente de acceso rápido.4: Memorias semiconductoras 5. sobre la que se ejecutan la mayoría de instrucciones o programas.Memoria principal. También conocidas como memorias serie o secuenciales. El tipo de memoria puede ser diferente dependiendo del uso y tiempos de acceso requeridos. Fig.

La linea seleccionada experimenta un incremento en su tensión. Esta señal será.AM+N-1 y hace que la señal aparezca en lalinea de datos (I/O) del chip. hasta los actuales de 256M bits por chip comercial. Suelen contener el SSOO de la computadora. Se trata de circuitos electrónicos con capacidad para almacenar un bit. cada celda de la matrix se conecta a una de las 2M lineas de fila. ROM) permiten leer información a elevada velocidad. Desde los circuitos originales que permitían 1K bit de capacidad de almacenamiento en 1970.. y superando. pero limitan la función de escritura.4. la entrada del decodificador de columnas.. La organización del conjunto de celdas de memoria se suele realizar en forma de matriz cuadrada. 5. En las memorias de R/W.2V. el Gigabit. para una capacidad total de almacenamiento de 2M+N bits (1Mbit = 1024 bits filas x 1024 bits columnas).. el tiempo de acceso a ella dependerá del lugar que ocupe en ella. Esta señal es detectada por la línea de columna L y se sensa a través de un amplificador sensor. . llamadas líneas de digitos o líneas de bits. 5-30 . AM-1. que se ocupa de regenerar la señal a los niveles lógicos [0.. Una celda se selecciona para leer o escribir en ella seleccionando su línea de palabra y su línea de bits.42 se muestra la arquitectura de un chip de memoria de que tiene 64M bits.TEMA 5: Circuitos digitales originalmente se guardaron. Las memorias de solo lectura (Read Only Memory.1 a 0. celdas de memoria.. conocidas como líneas de palabras. 5. que se ocupa de seleccionar la señal particular cuya dirección de N-bits se aplicó a la dirección del decodificador AM. las velocidades de lectura y escritura son comparables y se suelen utilizar en las computadoras para almacenar datos y programas. A0 . Por ejemplo. También se pueden clasificar como memorias de lectura/escritura (R/W) o de solo lectura (W). . La parte central de un bit de memoria esta compuesta por celda en las que se guardan los bits. Para activar cada una de las líneas de palabra se utiliza un decodificador de filas. cuya dirección de M bits se aplica a la entrada del decodificador. generalmente de 0. se han venido multiplicado por 4 cada tres años aproximadamente.. y a una de las 2M líneas de columnas.VDD]. con 2M filas y 2N columnas. circuito combinacional que selecciona la linea de palabra particular. en algunos casos. Así.. junto con las demás celdas en la misma fila selecionada..2: Organización del chip de memoria En la Fig. y por tanto. Se utilizan generalmente para guardar programas que no se usan mucho (SSOO). Las memorias semiconductoras poseen estructuras regulares y compactas que las hacen ideales para ser implementadas con tecnologías de circuitos integrados de alta escala de integración (VLSI)..

5-31 . 5. Son más densas que las estáticas.42. Se dice que son volátiles. Las primeros conservan los datos indefinidamente. debiendo ser lo menor posible. 5. Organización de un chip de memoria. También la disipación de potencia por celda ha de ser lo menor posible.4: Celdas de memoria CMOS RAM (estática y dinámica) Las celdas de almacenamienco ocupan la mayor parte de un chip de memoria.4. basadas en el almacenamiento de carga en un condensador. Cada una de ella guarda un bit y su tamaño es determinante para la estimación del área total del chip.3: Temporización Tiempo de acceso es el intervalo de tiempo que transcurre desde el comienzo de una operación de lectura y hasta la aparición de los datos en la salida. mientras exista alimentación. la simplicidad ha de premiar en su concepción. Se selecciona la celda en la que se va a guardar mediante los codigos de filas y columnas. y las segundas necesitan de refresco periodico de la carga en los condensadores. Fig. El amplificador-sensor permite escribir la señal aplicada a la celda seleccionada. Amplificadores y decodificadores se estudiaran en el tema.TEMA 5: Circuitos digitales Para la escritura se procede de forma similar. Por tanto. El ciclo de memoria es el tiempo mínimo permitido entre dos operaciones de lectura/escritura consecutivas. 5. El bit de datos se establece en la linea I/O. y dinámicas (DRAM). Existe dos tipos: RAM estáticas (SRAM). Las memorias MOS poseen tienpos de acceso que van de nano a cientos de nanosegundos. basadas en flip-flops.4.

2V. La tensión del nudo Q será VDD y la de Q 0V. compuesto por dos inversores y dos transistores de acceso (Q5 y Q6). 5. Fig. Al ser seleccionada la línea de palabras (vW=VDD) Q5 y Q6 conducen produciendo el siguiente efecto: Q5 injecta carga en vQ. Se trata de un flip-flop.43 se muestra un celda RAM estática CMOS (vista anteriormente). La señal de control en la línea de palabra ha de ser la adecuada (vW). mientras que Q6 hace lo propio en CB. En conclusión. En esta situación. las memorias ROM suelen ser no-volátiles.44. Proceso de lectura en una celda de memoria SRAM. En la Fig. 5. 5. Es necesario establecer en B la tensión de 0V y en B VDD. Operación de escritura: Supongamos que la celda guarda un 1 (vQ=VDD) y queremos escribir un cero (vQ=0V). La operación de lectura ha de hacerse garantizando la estabilidad de los estados almacenados. de forma nodestructiva. Al contrario. tendiendo a incrementar la tensión de la línea B. efecto que detecta el amplificador de salida que se encarga de regenerar este valor al reconocido como 1 lógico: VDD. Como paso previo a la lectura.TEMA 5: Circuitos digitales ya que pierden la información si se interrumpe la alimentación. (Ejemplo) Fig. el condensador 5-32 . tiende a incrementarse en +0. tendiendo a decrementar la tensión de la línea B. Celda de memoria CMOS estática. es decir. las señales en B y B se cargan a un voltage intermedio (VDD/2) mediante un circuito de precarga (ver después). establecer ese 1 en la línea de datos.43. la tensión diferencial vista desde vB respecto de vB. Operación de lectura: Supongamos que la celda guarda un uno (Q=1) y deseamos leer ese dato.

TEMA 5: Circuitos digitales parásito vQ tiende a elevar su tensión hacia VDD/2. que son detectados por el amplificador sensor de salida para regenerar los nieles lógicos (análisis del ejemplo). cuando se alcance este valor ya no seguirá el proceso de carga de la Fig. Un uno significa una tensión almacenada de (VDD-Vtn) y un cero. 5. 5-33 . las capacidades CQ y CQ son mucho más pequeñas. La operación de lectura se realiza activando la línea de palabra correspondiente y precargando la linea de bit a VDD/2. los procesos de refresco ocupan un 98% del tiempo de actividad de un chip de memoria. 5. La tensión en CA guarda la información del bit almacenado. Si es VDD. mientras que CQ a decrementarla hacia VDD/ 2. Normalmente. dependiendo del nivel a escribir. El punto de partida para la tensión vB es 0 o VDD voltios. Proceso de escritura en una celda de memoria SRAM. El límite VDD/2 viene inpuesto por el biestable. La celda dinámica de la Fig. El tiempo de acceso (R/W) viene dominado por el retraso en la lectura.44(b) y comenzará a trabajar la realimentación positiva del biestable. mientras que para la escritura. La carga inicial del condensador CA y CB se redistribuye para alcanzar un nuevo valor que dependerá del estado inicial: cero o uno. por lo que no condicionan su operación.45. el condensador CA acabará cargándose a la tensión VDD-Vtn. 5. 0 voltios. El NMOS tiene la puerta conectada a la línea de palabra y la fuente a la de bits. lo hará a cero. Para la escritura. Si es un cero. llevando la salida a vQ a VDD. Fig. el funcionamiento es similar. compuesta por un NMOS de acceso y un condensador. y la diferencia entre las dos tensiones posible en vB suele ser de unas cuantas decenas de milivoltios. Normalmente CB>>CA. debido a que se han de cargar las capacidades de las líneas B y B. de manera que si VDD/2 es el umbral de transición de alto a bajo y viceversa.46 es muy popular en la industria: celda de un transistor. Las fugas de carga en el condensador obligan a refrescar dicha tensión cada 5 a 10 ms.

y) estan conectadas a las líneas de datos (B. Las tensiones a amplificar a la salida de las celdas de memoria estarán en el rango de los mV (30 a 500). El amplificador solo evalua la diferencia entre vB y vB cuando φs se activa.VDD) dependiendo del bit leido. A continuación analizamos uno basado en la realimentación positiva. 5.4. 5.5: Amplificadores de salida Son fundamentales en la operación de las celdas DRAM y mejoran notablemente la velocidad y área de las SRAM. que puede llegar a ser elevado ya que existe un amplificador por linea de datos.47. Celda de memoria DRAM. Q5 y Q6 actuan como interruptores de habilitación. que se muestra en la parte central de la Fig. El circuito de precarga y ecualización debe establecer la misma tensión VDD/2 en las lineas de datos vB y vB.B). Esto permite reducir el consumo de potencia. y el amplificador debe regenerar los niveles lógicos correspondientes (0. Son conocidos con el nombre de circuitos periféricos de memoria. Fig. 5.46.TEMA 5: Circuitos digitales Fig. 5.47. Circuitos de amplificación y precarga. Este hecho 5-34 . Las entradas/salidas del amplificador (x.

Amplificador diferencial en celdas DRAM. Esto quiere decir que seleccionar la línea W0 significa establecer a la salida del decodificador: W0 = A0 + A1 + A2 (5.6: Decodificadores de dirección (filas y columnas) Los decodificadores de dirección tienen por misión seleccionar una de la filas. 5. Operación diferencial en celdas DRAM Fig. Para M=3. que usaba fases de precarga y evaluación).48. A0. no se necesita transistor de evaluación. pués cualquier diferencia entre estas tensiones podría ser interpretada por el amplificador como un indicativo de cero o uno. Se utiliza lógica dinámica. 5. las lineas de datos. existen 8 líneas de palabras W0. para una lectura: 1) se precargan las linea B y B a VDD/2. W7. para este circuito. 3) Se activa el amplificador mediante φs. A1 y A2. entre las 2M palabras como respuesta a una entrada de dirección de M bits. los terminales de entrada y salida son los mismos. colocando todas la filala a la tensión VDD.4.. Usualmente se toma como alta la línea cuando A0=0 (trabajamos con lógica complementada). . 2) Se activa la línea de palabra alta y se evalua la tensión en vB y vB. En consecuencia. la salida estará a uno cuando las tres entradas esten a cero (negadas en su selección). de forma que las líneas de bit regeneren los niveles lógicos adecuados.TEMA 5: Circuitos digitales es crítico. Como todas la entradas se suponen que aun estan bajas. Es necesario recalcar que.9) Si consideramos una puerta NOR de tres entradas. La operación 5-35 . En la Fig. 5. Cada línea de fila tiene un transistor PMOS que se activa durante la fase de precarga (φp). .49 se muestra una matriz de puertas que realiza la función de control de la línea de palabras para tres bits.

multiplexen las líneas de bits en una sola línea de datos I/O. Una estructura alternativa es el decodificador de árbol. Para realizar un decodificador de direcciones de bits se puede emplear el decodificador NOR más un conjunto de 2N interruptores o transistores de paso que. Se conoce como decodificador NOR y no disipa energía estática. 5. Fig. La tensión de cada fila permanecerá sin descargar en tanto se respeten los niveles bajos de sus entradas de control (lógica negada). Fig. 5. 5-36 . Decodificador NOR. incrementa mucho la resistencia en el camino de la señal y se vuelve ineficiente.TEMA 5: Circuitos digitales de decofidificación comienza cuando se aplican los bits de palabra y sus complementos.49. la que representa a la palabra seleccionada. Si el número de entradas es grande. activados uno solo cada vez.50. Decodificador de columnas. solo una de las líneas acabará permaneciendo a la tensión VDD. De esta manera.

Tiene un consumo de potencia estática no nulo. Memoria ROM con transistores NMOS. 5. instrucciones de programa del sistema operativo. 5. en los microprocesadores. 5. Fig. lo cual hace que deban ser optimizados (sistema de precarga).7: Memorias CMOS ROM: PROM y EPROM Las memorias de solo lectura contienen patrones fijos de datos y se utilizan normalmente para almacenar. Si hay que guarrdar un cero. 5-37 . de modo que mantienen la información almacenada inclusive después interrumpir la fuente de alimentación. Memoria ROM MOS Consiste en una matriz de transistores MOS de canal N. habrá un NMOS.4. cuyas puertas están conectadas a las líneas de palabres (8) y en la que cada línea de bit (4) se conecta a la alimentación (VDD) a través de un transistor PMOS (lógica pseudo NMOS).51. Las memorias son no-volátiles. el transistor NMOS no existe. Si hay que guardar un uno en una celda. Decodificador de arbol.TEMA 5: Circuitos digitales Fig.52.

una sola vez. al tener la puerta sin conectar (flotante). ROM Programables (PROM y EPROM) Las PROM son memorias ROM programables por el usuario. el proceso de grabación es costoso en tiempo y no debe ser utilizado mas que de vez en cuando. (a) (b) (c) Fig. Mediante la aplicación de una tensión muy elevada en la puerta. Transistor MOS de puerta flotante. 5-38 . Existen sin embargo PROM que pueden borrarse y programarse más de una vez.53. En la Fig. es posible introducir carga en la puerta flotante y modificar su estado (de programada a cero a programada a uno). se aplica luz ultravioleta que elimina la carga de la puerta flotante. a través de componentes especiales como fusibles de conexión que se pueden personalizar.TEMA 5: Circuitos digitales Las memorias ROM así concebidas han de ser personalizadas o grabadas antes de la fabricación sobre silicio. 5. Para borrar la EPROM. (a) estructura. Para poder grabar la información con posterioridad se puede recurrir a procesos de programación por máscaras utilizando una de las mascaras para este objetivo.53 se muestra un MOS especial utilizado para tal efecto. ya que el proceso físico de gabación no es irreversible. (b) Proceso de grabación. 5. Se denomina transitor de puerta flotante. A pesar de ello. (c) Señales de puerta-fuente ántes y después de la grabación.

: “Circuitos electrónicos discretos e integrados”.L. Nueva editorial Interamericana. McGraw Hill. [SCHI93] Schilling. C. 1996. Smith: “Circutos Microelectronicos”. 2006. McGraw-Hill. Jackson: Analysis and Design of Digital Integrated Circuits. 3a edición. 5-39 . Rabaey: Digital Integrated Circuits. Quinta Edicion. Prentice-Hall.5 Bibliografía [SEDR91] A. 1987. [HODG88] D. M. 1993.S. D. McGraw Hill. [RABA96] J. 1988. and Belove.: “Circuitos electrónicos discretos e integrados”.TEMA 5: Circuitos digitales 5. Hodges and H. M. a design prespective. [GHAU87] Ghausi. G. S. Sedra and K.

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