Circuitos Secuenciales

Circuitos lgicos secuenciales
Medidas de temporizacin para los circuitos secuenciales
Temporizacin en los circuitos digitales

Tipos de temporizacin: sncrono, asncrono, plesiocrono Fundamentos de diseo sncrono: skew y jitter, distribucin del reloj Diseo autotemporizado Sincronizadores y rbitros Pipeline
Cap. 10, Rabaey et al
Introduccin
Circuitos secuenciales: debe imponerse una ordenacin bien definida de los sucesos de conmutacin para que el circuito opere correctamente y evitar que se escriban datos errneos en las memorias.
DCSE 2008-09. Grupo 41
Circuitos Integrados Digitales / Temporizacin en los circuitos digitales
Sistemas secuenciales
Sistemas sncronos: todos los elementos de memoria se actualizan simultneamente utilizando una seal de sincronizacin peridica distribuida de modo global: seal de reloj global
CLK In R1 Cin Combinational Logic Cout R2
Out
La longitud del perodo de incertidumbre (datos al Cout no vlidos) impone un lmite superior a la velocidad de reloj de los sistemas sncronos
DCSE 2008-09. Grupo 41 Circuitos Integrados Digitales / Temporizacin en los circuitos digitales
La funcin del reloj en el diseo sncrono

Los sucesos de reloj actan como mecanismo de ordenacin lgica para los sucesos del sistema global. Un reloj proporciona una base de tiempos que determina qu es lo que va a suceder y cundo debe suceder. En cada transicin de reloj, se inician una serie de operaciones que cambian el estado de la red secuencial.

Garantiza que se cumplan las restricciones fsicas de temporizacin. El siguiente ciclo de reloj puede comenzar nicamente cuando todas las transiciones lgicas se hayan asentado y el sistema haya alcanzado el rgimen estable Slo se aplican valores lgicos legales en la siguiente ronda de clculo Se tienen en cuenta los retardos del caso peor de las puertas lgicas, de los elementos lgicos secuenciales y de las lneas de conexin
Seales mescronas: Tienen la misma frecuencia que el reloj local pero con un desplazamiento de fase desconocido con respecto a dicho reloj
Seales plesicronas: Tienen una frecuencia ligeramente distinta con respecto a la del reloj local (la diferencia de fase sufre una deriva a lo largo del tiempo)
Solo aparecen en los sistemas distribuidos que contienen enlaces de comunicaciones a larga distancia
Sistemas sncronos: todos los elementos de memoria se actualizan simultneamente utilizando una seal de sincronizacin peridica distribuida de modo global: seal de reloj global Ojo a las variaciones espaciales (skew) y temporales (jitter) de la seal de temporizacin! Sistemas asncronos: Se elimina el reloj (y las restricciones impuestas por sus variaciones) protocolo de negociacin entre modulos
Sistemas asncronos: En general, se elimina el reloj (y las restricciones impuestas por sus variaciones) y se emplea un enfoque de diseo autotemporizado. La conmutacin entre mdulos se controla mediante un protocolo de negociacin (acuerdo mutuo)
Medidas de temporizacin para los circuitos digitales

En los circuitos secuenciales sncronos, los sucesos de conmutacin tienen lugar de forma concurrente en respuesta a un estmulo de reloj Los resultados de las operaciones esperan a la siguiente transicin del reloj antes de pasar a la etapa siguiente El siguiente ciclo no puede comenzar hasta que todos los clculos actuales se hayan completado y el sistema haya quedado en reposo

Se tienen en cuenta los retardos del caso peor de las puertas lgicas, de los elementos lgicos secuenciales y de las lneas de conexin
In
R1 D Q tpd,reg
Logic Block #1 tpd1
R2 D Q
Logic Block #2 tpd2
R3 D Q
Logic Block #3 tpd3
R4 D Q
CLK
Perodo de reloj: T > max ( tpd1,tpd2,tpd3) + tpd,reg
Parmetros de temporizacin asociados con un registro
CLK t t D
setup
Registro D Q
hold
DATOS ESTABLES
CLK
t Q
prop
DATOS ESTABLES
Medidas de temporizacin para los circuitos digitales

T Clk D tsetup Q tprop thold
Parmetros temporales de los registros: tsetup: tiempo de asentamiento; tiempo que las entradas de datos (D) deben ser vlidas antes de la transicin de reloj thold: tiempo de mantenimiento; tiempo que los datos de entrada deben seguir siendo vlidos despus del flanco de reloj tprop: retardo de propagacin de caso peor para el paso de los datos en la entrada D a la salida Q
Anlisis de diseo sncrono

Idealmente, la fase del reloj (la posicin del flanco del reloj en relacin con la seal de reloj de referencia) en los diversos puntos del sistema debera ser exactamente igual, suponiendo que las lneas de distribucin del reloj estn perfectamente adaptadas
In R1 D Q tCLK1 tprop, min tsetup, t hold
R2 Lgica combinacional D Q tCLK2 tlogic, tlogic

min
CLK tprop

T Clk D tsetup Q
In R1 D Q tCLK1 tprop tlogic,min tlogic
thold tprop
R2 D Q tCLK2
Lgica combinacional
CLK
tprop,min tsetup, thold
Restriccin: Los datos de entrada de los elementos secuenciales se mantienen el tiempo suficiente despus del flanco de reloj y no se modifican tan pronto como llega una nueva tanda de datos
Para el correcto funcionamiento del circuito:
tprop,min + tlogic,min > thold

En el caso ideal!

El perodo de reloj T con el que el circuito secuencial opera debe ajustarse al mximo retardo entre todas las etapas de la red.
In R1 D Q tCLK1 tprop, min tsetup, t hold tprop tlogic, tlogic
min
R2 Lgica combinacional D Q tCLK2

tprop,min + tlogic,minthold Para el correcto funcionamiento del circuito:
CLK
T tprop + tlogic + tsetup

En el caso ideal!

El perodo de reloj T con el que el circuito secuencial opera debe ajustarse al mximo retardo entre todas las etapas de la red.
La distribucin del reloj global por todo el sistema R1 R2 y su conexin con todos los registros provoca una In Lgica D Q D Q elevada resistencia combinacionalde la lnea de reloj y una gran carga capacitiva sobre el generador de reloj. tCLK1 tCLK2 CLK La lnea de reloj acta como una red RC tdistribuida tlogic el retardo es funcin de la longitud. donde prop tprop, min tlogic, min Aparece as el problema de skew: tsetup, t hold Los flancos activos del reloj alcanzan a todos Para elno correcto funcionamiento del circuito: los elementos T de t memoria + t en +el t mismo instante
prop logic setup
En el caso ideal!

Fuente de 4 alimentacin 3 Interconex. Dispositivos 2
6 Carga capacitiva 7 Acoplamiento con las lneas adyacentes
5 Temperatura 1 Generacin de reloj
Ilustracin de las fuentes de incertidumbre (skew y jitter) de relojes sncronos Los errores pueden dividirse en sistemticos y aleatorios, estticos o variables con el tiempo
Anlisis de diseo sncrono clock skew y jitter

Skew (sesgo del reloj): Variacin espacial en el tiempo de llegada de una transicin de reloj en un c.i. Jitter (fluctuacin del reloj): Variacin temporal del perodo del reloj en un punto dado del c.i. (aleatoria)
Clk
tSKEW
Clk
2tJITTER
Anlisis de diseo sncrono clock skew

El skew entre dos puntos i y j de un circuito integrado est dado por (i,j)=ti-tj, donde ti y tj son las posiciones del flanco ascendente del reloj con respecto a la referencia. El skew est provocado por desadaptaciones estticas entre los distintos trayectos de propagacin del reloj y por las diferencias en cuanto a carga de las distintas seales del reloj. Es constante entre un ciclo y otro. El skew no tiene como resultado una variacin en el perodo del reloj, sino slo un desplazamiento de fase.

El skew tiene importantes implicaciones tanto para las prestaciones como para la funcionalidad de los c. secuenciales
>0
TCLK + CLK1 1
In
R1 D Q tCLK1 Lgica combinacional
R2 D Q tCLK2
CLK
TCLK
CLK2
2
+ th
Perodo mnimo:
T + tprog + tsetup + tlogic > T tprop + tsetup + tlogic -

Mejora las prestaciones del circuito ms susceptible a las condiciones de carrera

>0
TCLK + CLK1 1
In
R2 D Q tCLK2
CLK
TCLK
CLK2
2
+ th
Restriccin para evitar las condiciones de carrera: tprop, min + tlogic, min > thold + tprop, min + tlogic, min thold >
Mejora las prestaciones del circuito ms susceptible a las condiciones de carrera

<0
TCLK + CLK1 1 TCLK 3
In
R2 D Q tCLK2 CLK
CLK2
Restriccin para evitar las condiciones de carrera: tprop, min + tlogic,min - thold > Efectos negativos sobre las prestaciones del circuito si la restriccin anterior es vlida, el sistema nunca falla y las condiciones de carrera se eliminan

In CLK R1 D Q tCLK1 retardo
Lgica Combinacional
R2 D Q tCLK2
Lgica Combinacional
R3 D Q tCLK3
retardo
(a) Skew positivo: Corresponde a un reloj cuya interconexin se ha trazado en la misma direccin que el flujo de los datos.
R1 D Q tCLK1 retardo R2 D Q tCLK2 retardo R3 D Q tCLK3 CLK
In
Lgica Combinacional
Lgica Combinacional
(b) Skew negativo: Corresponde a un reloj cuya interconexin se ha trazado en la direccin opuesta al flujo de los datos.

Una posible solucin es rutar reloj y datos en sentido contrario. Sin embargo, este procedimiento no es prctico: Es necesario recortar el throughput del circuito, reduciendo la frecuencia de reloj. El flujo de datos no siempre es unidireccional, sino que a veces existen realimentaciones.
Skew negativo REG
REG In
lgica.
lgica
Skew positivo
Esta tcnica slo puede emplearse en subcircuitos concretos, como por ejemplo Datapaths. Out Otra tcnica deber ser aplicada a escala global en el sistema
REG
Distribucin del reloj

REG
Anlisis de diseo sncrono clock jitter

Se trata de una medida de incertidumbre estrictamente temporal y que a menudo se especifica para un punto determinado: hace referencia al hecho de que el perodo de reloj puede reducirse o ampliarse de un ciclo a otro El jitter puede medirse y caracterizarse de diversas formas y es una variable aleatoria con valor medio igual a 0

El jitter absoluto (tjitter) hace referencia a la variacin de caso peor de un flanco de reloj en una ubicacin concreta, con respecto al flanco de una referencia peridica ideal El jitter entre ciclos (Tjitter) hace referencia a las desviaciones variables con el tiempo de un nico perodo de reloj en relacin con un reloj ideal de referencia

El jitter tiene una influencia directa sobre las prestaciones de un sistema secuencial
2
CLK
TCLK 4
5
t jitter
-t jitter
In
REGS
Lgica combinacional t logic t logic, min
CLK tprop , t prop, min tsetup, thold tjitter


Caso peor (eventos y ): TCLK 2 tjitter tprop + tsetup + tlogic o
2
CLK
T tprop + tsetup + tlogic
2 tjitter
TCLK 4
5
t jitter
-t jitter
In
REGS
Lgica combinacional t logic t logic, min
CLK tprop , tprop,min tsetup, thold tjitter

El fenmeno del jitter reduce de forma directa las prestaciones de un circuito secuencial. Por tanto, mantener la fluctuacin dentro de unos lmites estrictos resulta esencial siempre que sea importante obtener unas determinadas prestaciones
Anlisis de diseo sncrono clock skew y jitter combinados

Caso peor (eventos y ): TCLK + 2 tjitter tprop + tsetup + tlogic T tprop+ tsetup+tlogic- +2tjitter
Anlisis de diseo sncrono clock skew y jitter combinados

Restriccin relativa al retardo mnimo (eventos
tprop,min + tlogic,min > thold + + 2 tjitter
o
):
tprop,min + tlogic, min - thold - 2 tjitter >
El valor aceptable del skew se reduce debido al jitter de las dos seales
Distribucin de reloj
CLK
Red de distribucin de reloj de tipo rbol en H para 16 nodos terminales

Distribucin de reloj
GCLK Driver
D river
D river
GCLK
GCLK
Driver GCLK
Distribucin de reloj en forma de cuadrcula
Visualizacin del retardo de reloj
Red en rbol que excita diferentes cargas: Efecto del equilibrio en las cargas sobre el sesgo de reloj, ajustando las anchuras de las lneas de conexin.
Phillip J. Restle, Technical Visualizations in VLSI Design DAC 2001, June 18-22,2001, Las Vegas, Nevada, USA

Esta metodologa representa una solucin estructurada y determinista al problema de coreografiar la infinidad de sucesos que tienen lugar en los sistemas digitales. La solucin adoptada consiste en ecualizar los retardos de todas las operaciones, igualndolos con el peor de los retardos de todo el conjunto. Tcnica robusta, y fcil de implementar
Anlisis de diseo sncrono - desventajas

Efectos negativos de skew y jitter. La simultaneidad de las transiciones hacen que fluya una corriente significativa en corto tiempo (gran capacitancia de carga), algo que provoca problemas de ruido. La vinculacin de las restricciones fsicas y lgicas tiene efectos obvios sobre las prestaciones (tasa de transferencia basada en caso peor del elemento ms lento de la cadena).
Cadena auto-temporizada de procesamiento de datos
La tcnica de auto-temporizacin permite separar de manera efectiva las funciones de ordenacin fsica y lgica implicadas en la temporizacin Done: cumplimiento de restricciones fsicas de temporizacin Req/Ack: ordenacin lgica de las operaciones: protocolo de negociacin (HS, etc.):
Caractersticas de los circuitos autotemporizados

Las seales de temporizacin se generan localmente (se evitan problemas y desperdicios de recursos asociados con la distribucin de relojes). Se incrementan las prestaciones por la separacin de los mecanismos de ordenacin fsico y lgico: funcionamiento a la velocidad promedio de hardware (retardos dependen del valor de los datos) y no segn el modelo de caso peor de la lgica sncrona.

Se puede ahorrar en potencia desactivando automticamente los bloques inactivos Tambin se ahorra en potencia asociada a la generacin y distribucin de relojes rpidos. Se eliminan los efectos de ruido asociados Robustez en lo que respecta a las variaciones de los procesos de fabricacin y de condiciones de operacin como la temperatura, etc. Las prestaciones de estos sistemas estn determinadas por las condiciones de operacin reales

Se puede ahorrar en potencia desactivando automticamente los bloques Precio asociado a estasinactivos propiedades
positivas: Tambin se ahorra en potencia asociada a la generacin y distribucin en de relojes rpidos. Se Mayor complejidad el nivel de eliminan los efectos de ruido circuito, provocada por asociados la necesidad de generar de terminacin y de incluir Robustez enseales lo que respecta a las variaciones de los lgica de defabricacin negociacin de trfico procesos y de(agente condiciones de local) como la temperatura, etc. operacin
Arquitectura Pipeline
La velocidad de un sistema secuencial sncrono est limitada, entre otros factores, por:
Limitaciones tecnolgicas El consumo Restricciones algortmicas Restricciones arquitecturales, etc.
Ejemplo: lavadero
Ana, Beln, Carlos, Daniel tienen que lavar su ropa, secarla y doblarla: La lavadora lava en 30 min La secadora seca en 40 min Todos pueden doblar su ropa en 20 min
6 PM 7 8 9
Tiempo o r d e n d e t a r e a s
10
11
12
30 40 20 30 40 20 30 40 20 30 40 20 A B C D
Lavado en modo secuencial: 6 horas para los 4

6 PM 7 8 9
Tiempo o r d e n d e t a r e a s
10
11
12
30 40 A B C D
40
40
40 20
Lavado en modo pipeline: 3.5 horas para los 4

Arquitectura Pipeline - Definiciones

Tabla de Reserva de un pipeline lineal, esttico de K=3 etapas
Tiempo (ciclos de reloj) Tareas (datos a procesar) Para un sistema sncrono, los 40 ciclos 20 de reloj tienen la misma Cada casilla duracin. En este caso, en indica realidad marcada necesitamos unaen qu hay cada datos duracin de 40etapa min para procesndose, en4 un ciclo, lo que resulta que los determinado ciclo de jvenes necesitarn: reloj 40 min 6 = 4 horas para todo el proceso
30 40 A B C D
40
40
Arquitectura Pipeline - Definiciones

En un pipeline lineal esttico de K etapas y n datos a procesar, el nmero de ciclos de reloj necesarios es: K + (n-1). En una arquitectura sin pipeline ser: K n. Entonces: Speedup: SK = K n / (K + (n-1))
n
Throughput (TH): el nmero de datos procesados por unidad de tiempo TH = n
/ ((K + (n-1))T )
= nf
/(K + (n-1))
Arquitectura Pipeline en Sistemas Digitales

Idea: segmentar largos procesos en etapas
1ns
Separar cada etapa con un registro pipeline
200ps
200ps
200ps
200ps
200ps
Registro Pipeline DCSE 2008-09. Grupo 41 Circuitos Integrados Digitales / Temporizacin en los circuitos digitales
No pipeline: 1 operacin termina cada 1ns

1ns
Pipeline: 1 operacin termina cada 200ps

200ps 200ps 200ps 200ps 200ps

Uso de pipelines incrementa el throughput, pero no la latencia*:
El resultado est disponible cada 200 ps, pero Un nico clculo sigue necesitando 1ns
Limitaciones:
Los clculos tienen que ser divisibles en etapas de la misma duracin Los registros pipeline aaden extra overhead
*N de unidades de tiempo (T) transcurridas entre 2 entradas consecutivas
Arquitectura Pipeline Clasificacin

Lineal: Est formado por un conjunto de etapas conectadas en cascada, sin bucles de realimentacin de datos No Lineal: Pueden existir bucles hacia delante o hacia atrs (feed-back, feed-forward) Atendiendo a la funcin que realizan se pueden clasificar en: Estticos: Realizan una funcin fija sobre un conjunto de datos de entrada Dinmicos: Realizan diferentes funciones sobre un conjunto de datos de entrada

Sistema sin pipeline
30ns Lgica combinacional 3ns R E G
Retardo = 33ns Throughput = 30 MHz
Clock Op1 Tiempo Op2 Op3
Una operacin tiene que completarse antes de que la siguiente pueda empezar Una operacin cada 33ns

10ns Lgica Comb. 3ns R E G 10ns Lgica Comb. 3ns R E G 10ns Lgica Comb. 3ns R E G Retardo = 39ns Throughput = 77 MHz
CLK Op1 Op2 Op3 Time Op4
Espacio entre operaciones: 13 ns 3 operaciones pueden ejecutarse simultneamente

Pipeline no uniforme:
5ns Lg. Comb. 3ns R E G 15ns Lgica Comb. 3ns R E G 10ns Lgica Comb. 3ns R E G Retardo = 54 ns Throughput = 55 MHz
CLK
Throughput limitado por la etapa ms lenta Hay que disear etapas balanceadas

Pipeline profundo:
5ns
Log. Comb.
3ns R E G
5ns
Log. Comb.
3ns R E G
5ns
Log. Comb.
3ns R E G
5ns
Log. Comb.
3ns R E G
5ns
Log. Comb.
3ns R E G
5ns
Log. Comb.
3ns R E G
CLK
Ms etapas pipeline:
Retardo = 48 ns Throughput = 125 MHz
Los retardos de los registros se convierten en una limitacin importante: Se incrementa el retardo Mejora el throughput Ms riesgo de errores de temporizacin
Procesador Bsico con Pipeline

Pipeline Registers
ADD ADD
PC
ADDR RD Instruction I
32 16 32 5 5 5
<<2 Instruction Memory
RN1
RN2
Register File
WD
WN RD1
ALU
M U X
RD2
ADDR
16
E X T N D
Data Memory
WD
RD
32
M U X
IF/ID
ID/EX
EX/MEM
MEM/WB

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Medidas de temporizacin para los circuitos secuenciales

Temporizacin en los circuitos digitales

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La funcin del reloj en el diseo sncrono

La funcin del reloj en el diseo sncrono

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Medidas de temporizacin para los circuitos digitales

La funcin del reloj en el diseo sncrono

Logic Block #1 tpd1

Logic Block #2 tpd2

Logic Block #3 tpd3

Perodo de reloj: T > max ( tpd1,tpd2,tpd3) + tpd,reg

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Parmetros de temporizacin asociados con un registro

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Medidas de temporizacin para los circuitos digitales

Anlisis de diseo sncrono

R2 Lgica combinacional D Q tCLK2 tlogic, tlogic

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Anlisis de diseo sncrono

tprop,min tsetup, thold

tprop,min + tlogic,min > thold

Anlisis de diseo sncrono

R2 Lgica combinacional D Q tCLK2

T tprop + tlogic + tsetup

Anlisis de diseo sncrono

Anlisis de diseo sncrono

6 Carga capacitiva 7 Acoplamiento con las lneas adyacentes

5 Temperatura 1 Generacin de reloj

Anlisis de diseo sncrono clock skew y jitter

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Anlisis de diseo sncrono clock skew

Anlisis de diseo sncrono clock skew

R1 D Q tCLK1 Lgica combinacional

T + tprog + tsetup + tlogic > T tprop + tsetup + tlogic -

Anlisis de diseo sncrono clock skew

R1 D Q tCLK1 Lgica combinacional

Anlisis de diseo sncrono clock skew

R1 D Q tCLK1 Lgica combinacional

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Anlisis de diseo sncrono clock skew

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Distribucin del reloj

Anlisis de diseo sncrono clock jitter

Anlisis de diseo sncrono clock jitter

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Anlisis de diseo sncrono clock jitter

Lgica combinacional t logic t logic, min

CLK tprop , t prop, min tsetup, thold tjitter

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Anlisis de diseo sncrono clock jitter

T tprop + tsetup + tlogic