Celda SRAM NMOS:

El funcionamiento que se pretende es el siguiente:

o o o

N4 y N5 aislan la celda del exterior. Solamente conducen en las operaciones de lectura y escritura, momento en que se activa la lnea SEL de la celda N0 y N1 son el corazn del biestable. Los dos estados estables son A=1, B=0 y A=0, B=1. En el primero conduce N1 y en el segundo, N0. N2 y N3 no actan como transistores realmente. Al tener su puerta conectada a VDD, conducen siempre. Actan realmente como resistencias. Se hace as, porque el transistor ocupa menos que una resistencia cuando se sintetiza el circuito. Imaginemos el biestable en el estado A=1, B=0. Como N3 est conduciendo, para que B valga 0, es imprescindible que la resistencia de N3 sea mucho mayor que la resistencia de N1, de modo que la cada de tensin en N3 sea mucho mayor y, por consiguiente, la tensin en B se aproxime a 0 Para escribir, se establece el valor que se desea en BL y su complementario y se abren N4 y N5 mediante SEL. Esto forzar al biestable a pasar al estado que le proponemos Para leer, se deja BL y su complementario en alta impedancia y se abren N4 y N5