Universidad Tcnica Federico Santa Mar e a Departamento de Informtica a Tarea No2 Arquitectura de Computadores El ascensor

Thomas Ernstorfer 2373501-6 Mauricio Acua n 2192008-8

Viernes 13 de Mayo del 2005

0.1.

Consideraciones (Supuestos)
Al recibir peticiones simultneas, el ascensor siempre mantiene el sena tido actual excepto cuando nadie llama al ascensor desde el piso en que el sentido indica. En este caso, el ascensor se queda en el estado en que est. a En caso de recibir peticiones simultneas, y el ascensor se encuentra a en un estado carente de sentido (piso 1 o piso 3), el ascensor se queda donde est. a Al no recibir peticiones, el ascensor se queda donde est. a El ascensor no distingue en la salida entre el Segundo Piso Subiendo y el Segundo Piso Bajando, para ambos valores, la salida es la misma.

0.2.

Diagrama de Estados

0.3.

Tabla de Transicin de Estados y Asignacin o o Secundaria

Se tienen cuatro estados, Primer Piso (1), Segundo Piso Bajando (2B), Segundo Piso Subiendo (2S) y Tercer Piso (3). Estos cuatro estados son representables usando dos bits, y por consiguiente, usando dos Flip-Flop, los que llamaremos X e Y . Para este circuito, usaremos Flip-Flop de tipo J-K. Se usarn tres entradas, las que sern los botones para llamar a a al ascensor de cada piso, es decir Botn del Primer Piso, Botn del Seo o gundo Piso y Botn del Tercer Piso. A cada una de estas entradas se les o nombrar a, b y c, respectivamente. La salida ser el piso en el que est el a a a ascensor, el que varia desde el uno al tres, por lo que queda representado usando dos bits, que llamaremos f y g. En s ntesis, la Asignacin Secundaria ser: o a Piso 1 2B 2S 3 X 0 0 1 1 Y 0 1 0 1

Luego, la tabla con las transiciones de estados y las salidas, con los estados representandos en funcin de X e Y , y las variables de entrada o ordenadas en cdigo gray (para mayor comodidad), ser: o a XY /abc 00 01 10 11 000 00 01 10 11 001 10 10 11 11 011 10 01 11 11 010 10 01 10 01 110 00 00 10 01 111 00 00 11 11 101 00 00 11 11 100 00 00 01 01 fg 01 10 10 11

0.4.

Mapas de Karnaugh de los Flip-Flop

n+1 J de X (XJ ) abc/XY 00 01 11 000 0 0 001 1 1 011 1 0 010 1 0 110 0 0 111 0 0 101 0 0 100 0 0 n+1 J de Y (YJ ) abc/XY 00 01 11 000 0 001 0 011 0 010 0 110 0 111 0 101 0 100 0 -

10 -

n+1 K de X (XK ) abc/XY 00 01 11 000 0 001 0 011 0 010 1 110 1 111 0 101 0 100 1 n+1 K de Y (YK ) abc/XY 00 01 11 000 0 0 001 1 0 011 0 0 010 0 0 110 1 0 111 1 0 101 1 0 100 1 0

10 0 0 0 0 0 0 0 1

10 0 1 1 0 0 1 1 1

10 -

0.5.

Mapas de Karnaugh de las Salidas

Salidas Y /X 0 1 0 01 10 1 10 11 Bit Y /X 0 1 f 0 0 1 1 1 1 Bit Y /X 0 1 g 0 1 0 1 0 1

0.6.

Minimizacin o

Se minimiza agrupando los bits 1 en el m nimo posible de subcubos adyacentes lo ms grandes posibles, como se muestra en los mapas de Karnaugh. a De los mapas de Karnaugh de los Flip-Flop (X e Y ), se tiene: An+1 = a b c + Y a b J An+1 = Y b c + a b c K 3

n+1 BJ = a c X + a c X + a b X = c X + a b X n+1 BK = a X + X a b c

Luego, de los Mapas de Karnaugh de las salidas (f y g), se obtiene: f =X +Y g =X Y +X Y =X Y

0.7.

Circuito

Finalmente, de las ecuaciones lgicas obtenidas en el punto anterior, es o posible construir el circuito minimizado. Aqu se presenta el circuito real izado en Klogic, mostrado por completo para mayor claridad: