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Biestables 1
Biestables 1
TEMA 6: BIESTABLES.
6.1. Elementos de memoria: biestables y tipos.
Los circuitos con realimentacin no son combinacionales. Constituyen un nuevo tipo, los llamados secuenciales. La caracterstica principal de un circuito secuencial es que su salida no slo depende de su entrada, sino de sus entradas anteriores, que quedan recogidas en lo que llamaremos estado. Supongamos el siguiente circuito elemental con realimentacin.
E t S t
En el caso del biestable, coinciden salida y estado. Al final, aunque la entrada es E=0, la salida no es S=0, como al principio. La memoria en los computadores que corresponde a la mnima cantidad de informacin (1 bit) habitualmente tiene lugar en unas clulas elementales llamadas biestables. Un conjunto de biestables podrn almacenar la informacin correspondiente a una cierta cantidad de bits, es decir, con biestables se pueden almacenar palabras de varios bits. Este almacenamiento de la informacin es indefinido mientras exista alimentacin para mantenerse. Los biestables son, adems de la clula elemental de almacenamiento, los circuitos secuenciales ms sencillos. Los biestables pueden ser: Asncronos. Los cambios se producen en cualquier momento en que cambien las entradas. (RS y JK). Sncronos. Los cambios se producen en el momento en que lo ordene un reloj. A su vez los biestables sncronos pueden ser: 1. Disparados por nivel. Los cambios son efectivos cuando la entrada de disparo del biestable est a un nivel activo, durante todo el tiempo que dura el dicho nivel. (RS, JK y D). 2. Disparados por flanco. Los cambios se producen slo en los momentos de cambios del reloj (flancos, transiciones). (RS, JK, D y T). 3. Maestro / Esclavo (Master / Slave). (RS, JK, D y T).
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JK
Inters terico Inters terico Uso comn Uso comn
D
Uso comn Uso comn Uso comn
Q = R+Q
1) Si R = 0 y S = 1 , entonces Q = S + Q = 0 y Q = 2) Si
Q = S +Q 0 + 0 = 1 . Puesta a 1
3a) Si 3b) Si
Condicin inicial Condicin inicial RESULTADO Q (t ) = 0 Q (t ) = 1 Q (t ) = 1 Q (t ) = 0 Puesta a 1 Q (t + 1) = 1 Q (t + 1) = 0 Q (t + 1) = 1 Q (t + 1) = 0 SET Puesta a 0 Q (t + 1) = 0 Q (t + 1) = 1 Q (t + 1) = 0 Q (t + 1) = 1 RESET Mantiene Q (t + 1) = 0 Q (t + 1) = 1 Q (t + 1) = 1 Q (t + 1) = 0 estado Q (t + 1) = 0 Q (t + 1) = 0 Q (t + 1) = 0 Q (t + 1) = 0 PROHIBIDO
R es la inicial de la palabra inglesa Reset (puesta a 0) y S es la inicial de la palabra inglesa Set (puesta a 1).
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La entrada RS=11 no est permitida porque puede dar lugar a oscilaciones del biestable, por producirse una contradiccin lgica, al intentar tomar la salida y su negada el mismo valor. Esto produce oscilaciones indeseadas (llamadas carreras) o el basculamiento a un estado u otro de forma incontrolada. Si ambas puertas son igual de rpidas se produce una oscilacin llamada carrera. Si la puerta de arriba (en el dibujo) es ms rpida, al volver a la entrada R=0 S=0, Q fija su valor a 1 y arrastra a Q negada a 0. Si la puerta de arriba (en el dibujo) es ms lenta, al volver a la entrada R=0 S=0, Q negada fija su valor a 0 y arrastra a Q a 1. Como no se sabe qu puerta es ms rpida, no se sabe en qu estado finalmente quedar. Biestable RS asncrono con entradas activas a nivel bajo Se podra construir un biestable asncrono RS con puertas NAND en vez de NOR y en ese caso la entrada prohibida sera R=0 y S=0 y la activacin sera a nivel bajo, es decir S=0 y R=1 pondra la salida a 1, S=1 y R=0 pondra la salida a 0, y R=1 y S=1 mantendra la salida o el estado.
Ejemplo de cronograma de biestable RS asncrono con puertas NAND considerando retardo de las puertas.
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Cuando CK es 0 se mantiene el estado aunque cambien las entradas. Cuando CK es 1 funciona como un asncrono. El estado se mantendr o cambiar segn los valores de las entradas. Biestable RS sncrono por flanco. El reloj se convierte de la siguiente forma: Aprovechando el retardo real de un inversor se genera la seal CK.
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Las funciones lgicas son las mismas tanto si son asncronos como sncronos, y disparados por flanco o por nivel. Vamos a centrarnos en los disparados por flanco, que son los ms interesantes en la prctica. Tabla de transicin de estados Entradas Estado Actual Q(t) R S 0 0 Q0 0 0 Q1 0 1 Q0 0 1 Q1 1 0 Q0 1 0 Q1 1 1 Q0 1 1 Q1 Salida actual Estado prximo Q(t) Q(t+1) 0 Q0 1 Q1 0 Q1 1 Q1 0 Q0 1 Q0 0 ? 1 ? Salida prxima Q(t+1) 0 1 1 1 0 0 ? ?
R CK
S Q (t + 1) = S + RQ (t )
/Q
Excitacin R S X 0 0 1 1 0 0 X
Efecto de un glitch
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B A C
0 0 0
0 1 1
C
S Q
1 0 0
1 1
0 0 1
Q se queda a 1, INDESEABLE
Con A=1, B=0 y C=1, S=0 y el estado del biestable debera mantener, y no ocurre as. Esto no pasara si se da tiempo a que se estabilicen las seales. 6.1.2. Biestable JK Asncrono.
J pone a 1, K pone a 0
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Biestable JK
K
Sncrono por nivel J equivale a S K equivale a R
/Q
Biestable JK sncrono por nivel El problema de las entradas prohibidas no se elimina con el RS ni con el JK sncronos por nivel. Veamos el ejemplo de cronograma de un biestable JK sncrono por nivel alto:
Tabla de los biestables RS o JK sncronos por nivel alto. CK 0 0 1 1 1 1 1 1 1 1 J/S X X 0 0 0 0 1 1 1 1 K/R X X 0 0 1 1 0 0 1 1 Q(t) 0 1 0 1 0 1 0 1 0 1 Q(t+1) 0 1 0 1 0 0 1 1 X X
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K Q CK J 00 01 11 10 00 0 1 1 0 01 0 1 1 0 11 1 1 X X 10 0 1 0 0
Simplificando queda
Q (t + 1) = Q (t )K + J CK + CK Q (t ) o bien Q (t + 1) = Q (t )R + S CK + CK Q (t )
que para el caso del biestable JK resulta el circuito
Implementacin de un biestable JK (o RS) sncrono por nivel alto Sncrono por flanco El problema de la entrada prohibida se elimina con el JK sncrono por flanco, haciendo que el estado cambie. A un biestable sncrono por flancos se les llama tambin flip-flop.
J CK
K
Tabla de transicin de estados Entradas J K 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 Estado Actual Q(t) Q0 Q1 Q0 Q1 Q0 Q1 Q0 Q1
/Q
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J CK
/Q
Q (t + 1) = Q (t ) J + Q (t )K
Tabla de excitacin del biestable JK
Excitacin J K 0 X 1 X X 1 X 0
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Si en lugar de introducir en la seal de sincronismo una seal de reloj CK, metemos una seal cualquier E de Enable, quedara el cronograma:
CK 0 1
DQ(t) 0 1 1 0 0 0 1 1
Simplificando queda,
Q (t + 1) = DCK + Q (t )CK
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D CK
/Q
Tabla de transicin de estados Entradas D 0 0 1 1 Estado Actual Q(t) Q0 Q1 Q0 Q1 Salida actual Q(t) 0 1 0 1 Estado prximo Q(t+1) Q0 Q0 Q1 Q1 Salida prxima Q(t+1) 0 0 1 1
Q (t + 1) = D
Tabla de excitacin del biestable D Estado Actual Q(t) 0 0 1 1 Estado prximo Q(t+1) 0 1 0 1 Excitacin D 0 1 0 1
D = Q (t + 1)
6.1.4. Biestable T sncrono por flanco. Es un JK con J = K.
T CK
K
Tabla de transicin de estados Entradas T 0 0 1 1 Estado Actual Q(t) Q0 Q1 Q0 Q1
/Q
Q (t + 1) = T Q (t )
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Tabla de excitacin del biestable T Estado Actual Q(t) 0 0 1 1 Estado prximo Q(t+1) 0 1 0 1 Excitacin T 0 1 1 0
T = Q (t ) Q (t + 1)
6.1.5. Maestro / Esclavo. Aislamiento entre captura de la entrada y escritura de la salida. El biestable maestro (Master, M) recoge las entradas y obtiene una primera salida del maestro que coloca en su salida mientras Ck = 1. El biestable esclavo (Slave, S) recoge la salida del maestro y la coloca a su salida mientras Ck = 0. Es necesario que durante todo el tiempo que dura Ck = 1 no cambien las entradas. Necesita todo el tiempo de Ck = 1 para obtener la salida. El circuito y su smbolo son los siguientes:
indica maestro activo a nivel alto y esclavo activo en flanco de bajada, mientras indica maestro activo a nivel bajo y esclavo activo en flanco de subida.
FORMA DE HACERLO:
Tabla de transicin del biestable destino y tabla de excitacin del biestable origen. Implementar la (s) entrada (s) al biestable origen.
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KQ 00 01 11 10 J 0 0 0 1 0 1 1 0 1 1 Simplificando se obtiene
T = K Q (t ) + J Q (t )
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6.2.2. Entradas asncronas. Adems de las entradas sncronas, los biestables tienen otras entradas que actan con independencia del reloj. Son las llamadas entradas asncronas, que son: PRESET, que pone la salida se pone a 1. CLEAR, que pone la salida se pone a 0.
Q /Q
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