Universidad Austral de Chile Facultad de Ciencias de la Ingeniería

Trabajo práctico 2. Contadores
Sistemas Lógicos Binarios ELEL-170

Integrantes: Fernando Nanco Andrés Sánchez Juan Luis Almendras Profesor: Dr. A. Madalinski

28/06/2012

junto con n gran aprendizaje sobre como funcionan los contadores y por sobre todo la dificultad para crear un contador descendente. y flip flops. por lo que se le agrego una compuerta NAND al contador ascendente y compuertas OR junto con un flip-flop D al contador descendente. pero para éste diseño se utilizo el flip-flop JK. siendo estos ascendentes y descendentes. utilizando flip flops. INTRODUCCIÓN En la actualidad. ya que había un salto de numeración en el contador desde 1 a 9 saltando el 0. los sistemas digitales son muy utilizados y variados para diferentes tipos de aplicaciones las cuales en su mayoría son aplicadas en la industria y en mayor parte de los equipos electrónicos. sin embargo comparando costos y siendo una aplicación sencilla el diseño de estos dispositivos pueden ser empleados por flip flop que se pueden encontrar en forma comercial y a un bajo costo. Comprendiendo la materia prima. pues primero contaban en hexadecimal (de 1 a F). . pero la intención del informe era diseñar los contadores con flip-flops. Luego se comprenderá que es lo que sucede al conectar estos flip-flops en cascada y para que uso se da en los contadores. es decir. de 0 a 9. Ambos contadores son de décadas. Los resultados obtenidos fueron satisfactorios a lo propuesto para los diseños. Para una mayor comprensión de como funcionan los contadores se analiza desde uno de los componentes más esenciales que es el flip-flop. OR. Cabe mencionar que se pudo crear de otra manera este útimo. El flip-flop D fue utilizado para crear un lapso de tiempo entre los pulsos del reloj. destinado a comprender de mejor manera cómo funcionan los contadores. utilizando una resistencia con un condensador. analizando sus diagramas de impulso para poder obtener los números deseados. se da inicio a los contadores. los cuales pueden ser de cualquier tipo.Resumen El presente informe trata sobre diseñar dos tipos de contadores: ascendente y descendente. mediante su diseño. Por otra parte en el desarrollo del diseño uno de los métodos utilizados fue mediante el análisis de impulsos y así ir creando las distintas compuertas como son las NAND. además de esto el diseño de un contador puede ser abarcado por un microcontrolador o algún tipo de dispositivo más avanzado. Es por esto que a continuación le presentamos el siguiente trabajo.

Tabla de verdad Flip flop JK. si no el más importante. (4) Cuando J=0 y K=0. al ir la entrada C de 1 a 0 el flip-flop J-K tomará un estado opuesto a aquél en el cual se encontraba anteriormente. En resumidas cuentas se hace una tabla de verdad para mayor comprensión. Este elemento es el flip-flop J-K y se representa con el símbolo de la figura 1: Figura 1. entonces tomará el estado Q=0 después de la transición. Las características del flip-flop J-K son las siguientes: (1) Cuando J=1 y K=1. . ver tabla 1. en el arsenal de los bloques fundamentales de los circuitos lógicos conocidos como secuenciales. al ir la entrada C de 1 a0 el flip-flop J-K tomará el estado Q=1 independientemente del estado en el que se encontraba anteriormente. entonces tomará el estado Q=1 después de la transición. al ir la entrada de la terminal de reloj C (clock) de 1 a 0 nada ocurre y el flip-flop J-K retiene el estado que poseía anteriormente. Modo operación Mantenimiento Reset Set conmutación A 0 0 1 1 B 0 1 0 1 Q 0 1 ̅̅̅̅̅̅̅ ̅ 1 0 ̅̅̅̅̅̅̅ Tabla 1. Esto quiere decir que si antes de la transición en la terminal C de 1 a 0 el flip-flop J-K se encontraba en el estado Q=1. J y K. Asimismo. (2) Cuando J=1 y K=0. si se encontraba en el estadoQ=0 antes de la transición. Simbolo de un flip-flop JK. este posee dos salidas complementarias Q y ̅ al junto con dos entradas.El flip-flop J-K. al ir la entrada C de 1 a 0 el flip-flop J-K tomará el estado Q=0 independientemente del estado en el que se encontraba anteriormente. Contadores Los flip-flop son uno de los elementos más importantes. Como puede verse en el símbolo del flip-flop J-K. (3) Cuando J=0 y K=1.

Números decimales producidos por las salidas de Q0 hasta Q3. Figura 2. Como se observa en el grafico si tomamos a Q0 como LSB (dígito menos significativo) y a Q3 como MSB (dígito más significativo). Como se muestra en la figura 2.0 . . como un divisor de frecuencia.Divisor de frecuencia La función ̅̅̅̅̅̅̅ (invertir el estado anterior) de un flip-flop JK significa contar siguiendo la serie 0 1 . se pueden interpretar los impulsos como números binarios tal como muestra la tabla 2: Hexadecimal 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 Q3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 Q2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 Q1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 Q0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 Tabla 2. Empleando este principio se pueden implementar tanto un contador. Diseño para un divisor de frecuencias junto su diagrama de impulso. Conectando en cascada dos flip-flops JK.1 etc. tenemos cómo ocurre la división de frecuencia. el primer flip-flop puede suministrar en su salida la señal de reloj para el segundo flip-flop.

En nuestro caso se nos pide contar de 0 a 9. así como flancos de bajada.Como ya se mencionó anteriormente. Por lo anteriormente mencionado el diseño del contador utilizará flip-flop JK con flanco de bajada. También el contador es análogo a un circuito divisor de frecuencia con flip flops JK. para evitar los símbolos no deseados se utiliza una compuerta NAND con entrada Q1 y Q3. pues es tan básico que se puede hacer con flancos de subida. esto quiere decir que el displey mostrará números desde el 0 hasta el 9 y luego símbolos especiales (en este caso mostrara letras desde la “A” hasta la “F”). se opto por hacer el diseño con flip-flops síncronos. esto quiere decir que cuando se activen ambas entradas. sus únicas diferencias serán las configuraciones entre la salida Q conectadas con las entradas de reloj del siguiente flip-flop. tal como un divisor de frecuencias. en este diseño las entradas set y reset pueden o no ser negadas pues si se utilizan más adelante. se basa básicamente en flip flop JK en cascada. el diseño de un contador contará. pues en realidad el display mostrará números desde el 0 hasta el 9 y luego símbolos especiales. Por lo que se muestra el contador ascendente en la figura 3. en forma ascendente desde 0 hasta 15 en teoría. no quiere decir que sea necesaria su negación. que es capaz de dividir la frecuencia de entrada hasta ocho veces. Contador ascendente con flip flop JK. Se observa que el diseño de la figura 3 es igual al divisor de frecuencias de la figura 2. Nuestro diseño para un contador ascendente. Notamos que hemos generado un contador binario capas de contar hasta 1111 2(binario) ó 1510(decimal) y además que sigue un ciclo repetitivo. cabe mencionar que estos van en configuración de flip flop T. dado que no se encontraron en el mercado flip flop JK asíncrono. además con set y reset negados. la salida será un 0 lógico. Figura 3. y la salida del NAND va conectada a las entradas reset de cada flip-flop. Ver figura 4. tal como los flancos del reloj. en cuanto al flanco positivo o negativo. Contador A: Diseño para un contador binario ascendente desde 0 hasta 9 decimal. y por lo que se requieren 4 flip flop JK. entonces para ello se deben usar 4 bits. provocando así un reinicio en cada flip-flop pues estos se reiniciarán con un 0 lógico ya que su reset se encuentra negado. . valga la redundancia. de por sí no es importante en este diseño.

Contador B: Diseño para un contador binario descendiente desde 9 hasta 0 decimal. .Figura 4. además en la figura 6 se observan los diagramas de impulsos formados por este contador. los contadores están diseñados como divisores de frecuencia. De esta manera obtenemos nuestro contador decimal de 0 a 9 ya que al llegar 10 se activa el reset en todos los flip-flop. pues como se dijo anteriormente. con la diferencia de que llega solo hasta 9. En cuanto a la tabla de verdad para este contador es igual a la tabla 1. es decir. Figura 5. La diferencia al anterior contador son las salidas desde Q0 hasta Q3 las cuales salen desde los ̅ de cada flip flop JK. devolviendo a 0 el contador. 4 flip-flop JK con flanco de bajada. Diseño para un contador descendente de 4 bits con flip flop JK. reset y set negados y reloj flanco de bajada. tal como se ve en la figura 5. La tabla de verdad para cada Qn es la misma tabla que utiliza el contador ascendente. El contador descendente se creo basando la misma manera que el ascendente. Contador ascendente de décadas con flip flop JK.

Cl k 5 4 3 2 1 0 15(F ) 14(E ) 13( D) 12( C) 11( B) 10( A) 9 8 7 6 Q0 Q1 Q2 Q3 Figura 6. hasta que todas las Q n se encuentren en 0 lógico. . Diagrama de pulsos para un contador descendente de 4 bits. es tener a la salida de estos un 0 solamente cuando el conteo llegue hasta 0. púes las entradas en los flip-flop JK de reset se encuentran negadas. al igual que las set. el display BCD mostrará números desde la letra F hasta el número 0. en otras palabras. La solución a este problema es agregando tres compuertas OR junto con un flip-flop D. Como se ve en el diagrama de la figura 6. Diseño para un contador descendiente de décadas con flip-flop JK y D. Figura 7. en rojo el reloj. tal como muestra la figura 7. La intención de conectar las compuertas OR en esa configuración. lo cual aún no se logra el objetivo para un contador descendente de décadas. en verde las salidas Qn.

Otra forma de evitar este salto sería utilizando un condensador junto con una resistencia. en rojo el reloj. en verde las salidas Qn. provocando un salto desde 1 hasta 9 sin mostrar 0. Clk 5 Q0 4 3 2 1 0 9 8 7 6 5 4 3 2 1 0 Q1 Q2 Q3 D Figura 8. Éste flip-flop se colocó ya que de otra manera cuando se llegaba de 1 a 0 decimal. El diagrama de impulso para el diseño del contador de la figura 7 se observa en la figura 8. esto provocaría un tiempo de carga en el condensador y así atrasar el impulso para el reseteo de los Q 1 y Q2. pues su intención es retener la señal de reseteo para que la salida muestre un 0 decimal. Diagrama de impulsos para un contador descendiente de décadas. en amarillo la salida Q en el flip flop D. . dando como resultado un 9 binario. El flip-flop D tiene flanco de subida. a diferencia de los JK con flancos de bajada.Provocando así un reseteo (desactivación) en Q1 y Q2 junto con una activación en Q0 y Q3. el reset se aplicaba inmediatamente.

dando como resultado un 9 binario. donde el objetivo de esto fue tener a la salida de estos un 0 solamente cuando el conteo llegue hasta 0. como en el caso de éste. el cual está compuesto de compuertas OR y 5 flip flop JK. se ha tratado de explicar el funcionamiento de un flip flop JK y con ello algunas aplicaciones. para el contador ascendente. para que este no pase directo de 1 a 9 en cuenta regresiva.Conclusión En el desarrollo de este informe. cabe mencionar que para poder que este solo cuente hasta 9 se debe hacer una conexión con una compuerta NAND sino al llegar a nueve seguirá la cuenta y enviará datos erróneos. en otras palabras. hasta que la cuenta binaria llegue a 1111 o en hexadecimal 15. dado que en electrónica es imprescindible tener el dominio de este tema. Luego para el contador descendente podemos inferir que es un caso algo mas complejo que el anterior. hasta que todas las Qn se encuentren en 0 lógico. púes las entradas en los flip-flop JK de reset se encuentran negadas. al igual que las set. el cual cabe mencionara que se tuvo como dificultad mayor al pasar de 1 a 0 dado que es necesario tener un “tau”. Cabe destacar la importancia de esta tarea. Provocando así un reseteo (desactivación) en Q1 y Q2 junto con una activación en Q0 y Q3. para entender el comportamiento y algunas de las innumerables aplicaciones de los flip flop y las compuertas lógicas. mas bien símbolos especiales. lo cual se pudo resolver poniendo un quinto flip flop. un contador ascendente de 0 a 9 y descendente de 9 a 0. . para así tener este valor y contar en forma descendente de 9 a 0. donde podemos decir que su funcionamiento es basado de un circuito divisor de frecuencias con 4 flip flop JK. es imprescindible el uso de esta compuerta en las salidas Q2 y Q4 del circuito. para ello. un tipo D.

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